JPH04326618A - リセット信号発生回路装置 - Google Patents
リセット信号発生回路装置Info
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- JPH04326618A JPH04326618A JP4034220A JP3422092A JPH04326618A JP H04326618 A JPH04326618 A JP H04326618A JP 4034220 A JP4034220 A JP 4034220A JP 3422092 A JP3422092 A JP 3422092A JP H04326618 A JPH04326618 A JP H04326618A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title 1
- 230000005669 field effect Effects 0.000 claims description 53
- 239000003990 capacitor Substances 0.000 claims description 8
- 230000003213 activating effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000004846 x-ray emission Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、リセット信号を発生す
るための回路装置に関する。
るための回路装置に関する。
【０００２】
【従来の技術】作動電圧のスイッチオンの後にディジタ
ル集積回路は１つの不定状態に位置している。通常の仕
方で外部論理回路により発生されて集積回路に外部リセ
ット入力端を介して供給されるリセット信号により集積
回路の初期化が行われる。リセット信号を発生するため
の外部論理回路の利点は、外部論理回路が電圧供給の特
殊性、なかんずくスイッチオンの際の電圧上昇の経過に
関する特殊性に最も正確に適合され得ることにある。し
かし回路費用を余分に必要とする欠点がある。
ル集積回路は１つの不定状態に位置している。通常の仕
方で外部論理回路により発生されて集積回路に外部リセ
ット入力端を介して供給されるリセット信号により集積
回路の初期化が行われる。リセット信号を発生するため
の外部論理回路の利点は、外部論理回路が電圧供給の特
殊性、なかんずくスイッチオンの際の電圧上昇の経過に
関する特殊性に最も正確に適合され得ることにある。し
かし回路費用を余分に必要とする欠点がある。
【０００３】
【発明が解決しようとする課題】本発明の課題は、リセ
ット信号を発生するために集積回路に一緒に集積可能な
回路装置であって、供給電圧のスイッチオン経過にほと
んど無関係である回路装置を提供することである。
ット信号を発生するために集積回路に一緒に集積可能な
回路装置であって、供給電圧のスイッチオン経過にほと
んど無関係である回路装置を提供することである。
【０００４】
【課題を解決するための手段】この課題を解決するため
、本発明においては、供給電圧を与えられた際に優先状
態を占め、出力端に優先状態の際にリセット信号を導く
双安定スイッチング要素と、制御入力端で双安定スイッ
チング要素の出力端と接続されており、双安定スイッチ
ング要素の優先状態の際にスイッチオンされているスイ
ッチオンおよびスイッチオフ可能な参照電圧源と、制御
入力端で双安定スイッチング要素の出力端と接続されて
おり、出力端で双安定スイッチング要素の入力端と接続
されており、参照入力端で、双安定スイッチング要素の
優先状態の際にスイッチオンされているスイッチオンお
よびスイッチオフ可能な参照電圧源に接続されており、
供給電圧源がスイッチオンおよびスイッチオフ可能な参
照電圧源により予め定められた参照値を超過した後に、
時間的に遅延して双安定スイッチング要素を優先状態か
ら跳躍させるスイッチオンおよびスイッチオフ可能な遅
延線とを含んでいる本発明の他の構成は請求項２以下に
記載されている。
、本発明においては、供給電圧を与えられた際に優先状
態を占め、出力端に優先状態の際にリセット信号を導く
双安定スイッチング要素と、制御入力端で双安定スイッ
チング要素の出力端と接続されており、双安定スイッチ
ング要素の優先状態の際にスイッチオンされているスイ
ッチオンおよびスイッチオフ可能な参照電圧源と、制御
入力端で双安定スイッチング要素の出力端と接続されて
おり、出力端で双安定スイッチング要素の入力端と接続
されており、参照入力端で、双安定スイッチング要素の
優先状態の際にスイッチオンされているスイッチオンお
よびスイッチオフ可能な参照電圧源に接続されており、
供給電圧源がスイッチオンおよびスイッチオフ可能な参
照電圧源により予め定められた参照値を超過した後に、
時間的に遅延して双安定スイッチング要素を優先状態か
ら跳躍させるスイッチオンおよびスイッチオフ可能な遅
延線とを含んでいる本発明の他の構成は請求項２以下に
記載されている。
【０００５】
【実施例】以下図面に示されている実施例により本発明
を一層詳細に説明する。
を一層詳細に説明する。
【０００６】リセット信号ＲＥＳを発生するための本発
明による回路装置は少なくとも、双安定スイッチング要
素ＬＡＴＣＨ、スイッチオンおよびスイッチオフ可能な
参照電圧源ＲＥＦおよびスイッチオンおよびスイッチオ
フ可能な遅延線ＤＥＬＡＹから成っている。双安定スイ
ッチング要素ＬＡＴＣＨは、供給電圧Ｖを与えられた際
に優先状態を占めるように構成されている。双安定スイ
ッチング要素ＬＡＴＣＨの出力端にはスイッチオンおよ
びスイッチオフ可能な参照電圧源ＲＥＦの制御入力端が
接続されている。双安定スイッチング要素ＬＡＴＣＨの
優先状態の際には参照電圧源ＲＥＦはスイッチオンされ
ており、また他の場合にはスイッチオフされている。参
照電圧源ＲＥＦの出力端と遅延線ＤＥＬＡＹの参照入力
端が接続されており、その参照入力端は双安定スイッチ
ング要素ＬＡＴＣＨの出力端と、またその出力端は双安
定スイッチング要素ＬＡＴＣＨの入力端と接続されてい
る。
明による回路装置は少なくとも、双安定スイッチング要
素ＬＡＴＣＨ、スイッチオンおよびスイッチオフ可能な
参照電圧源ＲＥＦおよびスイッチオンおよびスイッチオ
フ可能な遅延線ＤＥＬＡＹから成っている。双安定スイ
ッチング要素ＬＡＴＣＨは、供給電圧Ｖを与えられた際
に優先状態を占めるように構成されている。双安定スイ
ッチング要素ＬＡＴＣＨの出力端にはスイッチオンおよ
びスイッチオフ可能な参照電圧源ＲＥＦの制御入力端が
接続されている。双安定スイッチング要素ＬＡＴＣＨの
優先状態の際には参照電圧源ＲＥＦはスイッチオンされ
ており、また他の場合にはスイッチオフされている。参
照電圧源ＲＥＦの出力端と遅延線ＤＥＬＡＹの参照入力
端が接続されており、その参照入力端は双安定スイッチ
ング要素ＬＡＴＣＨの出力端と、またその出力端は双安
定スイッチング要素ＬＡＴＣＨの入力端と接続されてい
る。
【０００７】さらに双安定スイッチング要素ＬＡＴＣＨ
の出力端にはナンドゲート１９の１つの入力端が接続さ
れており、その他方の入力端は外部リセット信号ＥＸＲ
ＥＳを与えられている。ナンドゲート１９の出力端の後
にドライバ段ＤＲＩＶＥＲが接続されている。ドライバ
段ＤＲＩＶＥＲの出力端はリセット信号ＲＥＳを導き、
このリセット信号は詳細には説明されない別の回路部分
Ｃに与えられている。この別の回路部分Ｃは、参照電圧
源ＲＥＦおよび遅延線ＤＥＬＡＹと同じく供給電圧源Ｖ
に接続されている。全装置は、別の回路部分Ｃを含めて
、集積回路ＩＣの構成部分である。外部リセット信号Ｅ
ＸＲＥＳおよび供給電圧源Ｖに対する端子とならんで、
別の回路部分Ｃと接続されている詳細には示されていな
い別の端子が設けられている。
の出力端にはナンドゲート１９の１つの入力端が接続さ
れており、その他方の入力端は外部リセット信号ＥＸＲ
ＥＳを与えられている。ナンドゲート１９の出力端の後
にドライバ段ＤＲＩＶＥＲが接続されている。ドライバ
段ＤＲＩＶＥＲの出力端はリセット信号ＲＥＳを導き、
このリセット信号は詳細には説明されない別の回路部分
Ｃに与えられている。この別の回路部分Ｃは、参照電圧
源ＲＥＦおよび遅延線ＤＥＬＡＹと同じく供給電圧源Ｖ
に接続されている。全装置は、別の回路部分Ｃを含めて
、集積回路ＩＣの構成部分である。外部リセット信号Ｅ
ＸＲＥＳおよび供給電圧源Ｖに対する端子とならんで、
別の回路部分Ｃと接続されている詳細には示されていな
い別の端子が設けられている。
【０００８】本発明の構成ではいまの実施例において双
安定スイッチング要素ＬＡＴＣＨは、ソース端子で供給
電圧源Ｖの一方の極と接続されており、またゲート端子
で双安定スイッチング要素ＬＡＴＣＨの入力端を形成し
ているＮチャネル形式の第１のＭＯＳ電界効果トランジ
スタ１と、供給電圧源Ｖの他方の極と第１のＭＯＳ電界
効果トランジスタ１のドレイン端子との間に接続されて
いる第１のキャパシタンス２と、双安定スイッチング要
素ＬＡＴＣＨの出力端と第１のＭＯＳ電界効果トランジ
スタ１のドレイン端子との間に接続されている２つの逆
並列に接続されているインバータ４、５および、ソース
‐ドレイン間パスでインバータに並列に接続されており
、またゲート端子を介して供給電圧源Ｖの他方の極と接
続されているＰチャネル形式の第２のＭＯＳ電界効果ト
ランジスタ３とから成っている。さらに、双安定スイッ
チング要素ＬＡＴＣＨはその出力端と供給電圧源Ｖの一
方の極との間に接続されている第２のキャパシタンス６
を有する。両キャパシタンス２および６はそれぞれソー
ス端子およびドレイン端子を互いに接続されているＭＯ
Ｓ電界効果トランジスタによりそれぞれ形成される。 その際にキャパシタンス２に対してはＰチャネル形式の
ＭＯＳ電界効果トランジスタが、またキャパシタンス６
に対してはＮチャネル形式のＭＯＳ電界効果トランジス
タが使用される。両インバータ４および５は供給電圧の
始動の際に両インバータ４および５の非対称なディメン
ジョニングにより、またキャパシタンス２および５によ
り優先状態にもたらされるメモリ要素を形成している。 示されている実施例では優先状態は２値スイッチング要
素ＬＡＴＣＨの入力端および出力端における論理０によ
り与えられている。この状態ではリセット信号が能動的
である。論理１によるＭＯＳ電界効果トランジスタ１の
駆動により双安定スイッチング要素ＬＡＴＣＨはその相
補性状態に出力端における論理１および非能動的リセッ
ト信号ＲＥＳに相応して跳躍させられる。集積回路ＩＣ
の電圧供給Ｖが遮断されると、電圧はキャパシタンス２
および６のなかに蓄積された状態にとどまる。これらが
すぐ次の供給電圧の始動の際に双安定スイッチング要素
ＬＡＴＣＨの初期化を乱さないように、それらはＭＯＳ
トランジスタ３を介して供給電圧の不在の際に短絡され
る。
安定スイッチング要素ＬＡＴＣＨは、ソース端子で供給
電圧源Ｖの一方の極と接続されており、またゲート端子
で双安定スイッチング要素ＬＡＴＣＨの入力端を形成し
ているＮチャネル形式の第１のＭＯＳ電界効果トランジ
スタ１と、供給電圧源Ｖの他方の極と第１のＭＯＳ電界
効果トランジスタ１のドレイン端子との間に接続されて
いる第１のキャパシタンス２と、双安定スイッチング要
素ＬＡＴＣＨの出力端と第１のＭＯＳ電界効果トランジ
スタ１のドレイン端子との間に接続されている２つの逆
並列に接続されているインバータ４、５および、ソース
‐ドレイン間パスでインバータに並列に接続されており
、またゲート端子を介して供給電圧源Ｖの他方の極と接
続されているＰチャネル形式の第２のＭＯＳ電界効果ト
ランジスタ３とから成っている。さらに、双安定スイッ
チング要素ＬＡＴＣＨはその出力端と供給電圧源Ｖの一
方の極との間に接続されている第２のキャパシタンス６
を有する。両キャパシタンス２および６はそれぞれソー
ス端子およびドレイン端子を互いに接続されているＭＯ
Ｓ電界効果トランジスタによりそれぞれ形成される。 その際にキャパシタンス２に対してはＰチャネル形式の
ＭＯＳ電界効果トランジスタが、またキャパシタンス６
に対してはＮチャネル形式のＭＯＳ電界効果トランジス
タが使用される。両インバータ４および５は供給電圧の
始動の際に両インバータ４および５の非対称なディメン
ジョニングにより、またキャパシタンス２および５によ
り優先状態にもたらされるメモリ要素を形成している。 示されている実施例では優先状態は２値スイッチング要
素ＬＡＴＣＨの入力端および出力端における論理０によ
り与えられている。この状態ではリセット信号が能動的
である。論理１によるＭＯＳ電界効果トランジスタ１の
駆動により双安定スイッチング要素ＬＡＴＣＨはその相
補性状態に出力端における論理１および非能動的リセッ
ト信号ＲＥＳに相応して跳躍させられる。集積回路ＩＣ
の電圧供給Ｖが遮断されると、電圧はキャパシタンス２
および６のなかに蓄積された状態にとどまる。これらが
すぐ次の供給電圧の始動の際に双安定スイッチング要素
ＬＡＴＣＨの初期化を乱さないように、それらはＭＯＳ
トランジスタ３を介して供給電圧の不在の際に短絡され
る。
【０００９】さらに、本発明の構成として、示されてい
る実施例において、スイッチオンおよびスイッチオフ可
能な参照電圧源ＲＥＦは、ソース端子で供給電圧源Ｖの
他方の極に接続されており、またゲート端子で制御入力
端を、またソース端子でスイッチオンおよびスイッチオ
フ可能な参照電圧源ＲＥＦの出力端を形成しているＰチ
ャネル形式のＭＯＳ電界効果トランジスタ７と、ＭＯＳ
電界効果トランジスタ７のソース端子と供給電圧源Ｖの
一方の極との間に直列に接続されているダイオード８お
よび９とから構成されている。ダイオード８および９は
、ドレイン端子およびゲート端子を互いに接続されてい
るＭＯＳ電界効果トランジスタにより形成される。これ
らの両ＭＯＳ電界効果トランジスタはいわゆるトランジ
スタ‐ダイオードとして接続されており、またこの回路
技術で通常のダイオードと類似の特性を有する。零から
定格値への供給電圧の上昇の際にスイッチオンおよびス
イッチオフ可能な参照電圧源ＲＥＦの出力端における電
圧は先ず供給電圧と等しい度合で上昇する。なぜならば
、両ダイオード８および９はこの段階で遮断しているか
らである。しかし、それぞれ両ダイオード８および９を
形成するＭＯＳ電界効果トランジスタのゲート‐ソース
間電圧がそのカットオフ電圧を超過すると、これらは導
通を開始する。それによりスイッチオンおよびスイッチ
オフ可能な参照電圧源ＲＥＦの出力端における電圧はカ
ットオフ電圧のほぼ２倍の値に制限される。
る実施例において、スイッチオンおよびスイッチオフ可
能な参照電圧源ＲＥＦは、ソース端子で供給電圧源Ｖの
他方の極に接続されており、またゲート端子で制御入力
端を、またソース端子でスイッチオンおよびスイッチオ
フ可能な参照電圧源ＲＥＦの出力端を形成しているＰチ
ャネル形式のＭＯＳ電界効果トランジスタ７と、ＭＯＳ
電界効果トランジスタ７のソース端子と供給電圧源Ｖの
一方の極との間に直列に接続されているダイオード８お
よび９とから構成されている。ダイオード８および９は
、ドレイン端子およびゲート端子を互いに接続されてい
るＭＯＳ電界効果トランジスタにより形成される。これ
らの両ＭＯＳ電界効果トランジスタはいわゆるトランジ
スタ‐ダイオードとして接続されており、またこの回路
技術で通常のダイオードと類似の特性を有する。零から
定格値への供給電圧の上昇の際にスイッチオンおよびス
イッチオフ可能な参照電圧源ＲＥＦの出力端における電
圧は先ず供給電圧と等しい度合で上昇する。なぜならば
、両ダイオード８および９はこの段階で遮断しているか
らである。しかし、それぞれ両ダイオード８および９を
形成するＭＯＳ電界効果トランジスタのゲート‐ソース
間電圧がそのカットオフ電圧を超過すると、これらは導
通を開始する。それによりスイッチオンおよびスイッチ
オフ可能な参照電圧源ＲＥＦの出力端における電圧はカ
ットオフ電圧のほぼ２倍の値に制限される。
【００１０】本発明の構成では、スイッチオンおよびス
イッチオフ可能な遅延線ＤＥＬＡＹは、ドレイン端子で
供給電圧源Ｖの他方の極と接続されており、またゲート
端子でスイッチオンおよびスイッチオフ可能な遅延線Ｄ
ＥＬＡＹの制御入力端を形成しているＰチャネル形式の
ＭＯＳ電界効果トランジスタ１０と、ドレイン端子でＭ
ＯＳ電界効果トランジスタ１０のソース端子と接続され
ており、またゲート端子で参照入力端を形成しているＰ
チャネル形式のＭＯＳ電界効果トランジスタ１１とから
成っている。さらに、ゲート端子でＭＯＳ電界効果トラ
ンジスタ１０のゲート端子と接続されており、ドレイン
端子でＭＯＳ電界効果トランジスタ１１のソース端子と
接続されており、またソース端子で供給電圧源Ｖの一方
の極と接続されているＮチャネル形式のＭＯＳ電界効果
トランジスタ１２が設けられている。最後に、スイッチ
オンおよびスイッチオフ可能な遅延線ＤＥＬＡＹは、Ｍ
ＯＳ電界効果トランジスタ１２のソース‐ドレイン間パ
スに並列に接続されているキャパシタンス１３と、キャ
パシタンス１３に並列に接続されている２つの直列に接
続されている抵抗１４および１５と、一方ではＭＯＳ電
界効果トランジスタ１２のドレイン端子に、また他方で
はスイッチオンおよびスイッチオフ可能な遅延線ＤＥＬ
ＡＹの出力端に接続されている２つの直列に接続されて
いる別のインバータ１６および１７と、スイッチオンお
よびスイッチオフ可能な遅延線ＤＥＬＡＹの出力端と供
給電圧源Ｖの一方の極との間に接続されているキャパシ
タンス１８とを有する。キャパシタンス１３は供給電圧
源Ｖのスイッチオンの後に、両ＭＯＳ電界効果トランジ
スタ１０および１１が導通していれば、すなわち双安定
スイッチング要素ＬＡＴＣＨおよびスイッチオンおよび
スイッチオフ可能な参照電圧源ＲＥＦの出力端における
電圧がそのつどのＭＯＳ電界効果トランジスタ１０また
は１１のカットオフ電圧を超過していれば、定格値に充
電される。キャパシタンス１３における電圧がインバー
タ１６のスイッチングしきいを超過すると直ちに、両イ
ンバータ１６および１７が導通し、またキャパシタンス
１８を充電し、それによって双安定スイッチング要素Ｌ
ＡＴＣＨの入力端における信号は論理１に等しくなる。 したがって双安定スイッチング要素ＬＡＴＣＨはその優
先状態から跳躍し、リセット信号ＲＥＳは消勢される。 キャパシタンス１３および１８のなかに、リセット信号
の新たな発生を妨げ得る電圧が蓄積された状態にとどま
らないように、それらは非能動的リセット信号ＲＥＳの
際にＭＯＳ電界効果トランジスタ１２またはインバータ
１７により完全にまたはほぼ完全に放電される。秒範囲
までの非常に遅い供給電圧の上昇の際にはキャパシタン
ス１３はＭＯＳ電界効果トランジスタ７および８の漏れ
電流により充電され、それによって双安定スイッチング
要素ＬＡＴＣＨの入力端において信号切換があまりに早
く行われ得よう。抵抗１４および１５として接続されて
いる両ＭＯＳ電界効果トランジスタはこのことを、それ
らがキャパシタンス１３に対する１つの放電抵抗を形成
することによって防止する。両抵抗１４および１５のＭ
ＯＳ電界効果トランジスタは確かに原理的にはダイオー
ド、たとえばダイオード８および９のように接続されて
いるが、それらは大きいチャネル長さおよび小さいチャ
ネル幅を有し、従ってまた抵抗としてのみ作用する。Ｍ
ＯＳ電界効果トランジスタ１１のゲート端子はスイッチ
オンおよびスイッチオフ可能な参照電圧源ＲＥＦの出力
端と接続されている。供給電圧が両ダイオード８および
９のカットオフ電圧の２倍を越えてさらに上昇すると、
最後にＭＯＳ電界効果トランジスタ１０のゲート‐ソー
ス間電圧がそのカットオフ電圧よりも大きくなり、ＭＯ
Ｓ電界効果トランジスタ１０は導通し始め、それによっ
て遅延線が能動化される。リセット信号ＲＥＳは基板制
御ファクタの顧慮なしに少なくとも、供給電圧がダイオ
ード８および９のカットオフ電圧の２倍とＭＯＳ電界効
果トランジスタ１０のカットオフ電圧との和に等しい値
を超えるまで能動的状態にとどまる。
イッチオフ可能な遅延線ＤＥＬＡＹは、ドレイン端子で
供給電圧源Ｖの他方の極と接続されており、またゲート
端子でスイッチオンおよびスイッチオフ可能な遅延線Ｄ
ＥＬＡＹの制御入力端を形成しているＰチャネル形式の
ＭＯＳ電界効果トランジスタ１０と、ドレイン端子でＭ
ＯＳ電界効果トランジスタ１０のソース端子と接続され
ており、またゲート端子で参照入力端を形成しているＰ
チャネル形式のＭＯＳ電界効果トランジスタ１１とから
成っている。さらに、ゲート端子でＭＯＳ電界効果トラ
ンジスタ１０のゲート端子と接続されており、ドレイン
端子でＭＯＳ電界効果トランジスタ１１のソース端子と
接続されており、またソース端子で供給電圧源Ｖの一方
の極と接続されているＮチャネル形式のＭＯＳ電界効果
トランジスタ１２が設けられている。最後に、スイッチ
オンおよびスイッチオフ可能な遅延線ＤＥＬＡＹは、Ｍ
ＯＳ電界効果トランジスタ１２のソース‐ドレイン間パ
スに並列に接続されているキャパシタンス１３と、キャ
パシタンス１３に並列に接続されている２つの直列に接
続されている抵抗１４および１５と、一方ではＭＯＳ電
界効果トランジスタ１２のドレイン端子に、また他方で
はスイッチオンおよびスイッチオフ可能な遅延線ＤＥＬ
ＡＹの出力端に接続されている２つの直列に接続されて
いる別のインバータ１６および１７と、スイッチオンお
よびスイッチオフ可能な遅延線ＤＥＬＡＹの出力端と供
給電圧源Ｖの一方の極との間に接続されているキャパシ
タンス１８とを有する。キャパシタンス１３は供給電圧
源Ｖのスイッチオンの後に、両ＭＯＳ電界効果トランジ
スタ１０および１１が導通していれば、すなわち双安定
スイッチング要素ＬＡＴＣＨおよびスイッチオンおよび
スイッチオフ可能な参照電圧源ＲＥＦの出力端における
電圧がそのつどのＭＯＳ電界効果トランジスタ１０また
は１１のカットオフ電圧を超過していれば、定格値に充
電される。キャパシタンス１３における電圧がインバー
タ１６のスイッチングしきいを超過すると直ちに、両イ
ンバータ１６および１７が導通し、またキャパシタンス
１８を充電し、それによって双安定スイッチング要素Ｌ
ＡＴＣＨの入力端における信号は論理１に等しくなる。 したがって双安定スイッチング要素ＬＡＴＣＨはその優
先状態から跳躍し、リセット信号ＲＥＳは消勢される。 キャパシタンス１３および１８のなかに、リセット信号
の新たな発生を妨げ得る電圧が蓄積された状態にとどま
らないように、それらは非能動的リセット信号ＲＥＳの
際にＭＯＳ電界効果トランジスタ１２またはインバータ
１７により完全にまたはほぼ完全に放電される。秒範囲
までの非常に遅い供給電圧の上昇の際にはキャパシタン
ス１３はＭＯＳ電界効果トランジスタ７および８の漏れ
電流により充電され、それによって双安定スイッチング
要素ＬＡＴＣＨの入力端において信号切換があまりに早
く行われ得よう。抵抗１４および１５として接続されて
いる両ＭＯＳ電界効果トランジスタはこのことを、それ
らがキャパシタンス１３に対する１つの放電抵抗を形成
することによって防止する。両抵抗１４および１５のＭ
ＯＳ電界効果トランジスタは確かに原理的にはダイオー
ド、たとえばダイオード８および９のように接続されて
いるが、それらは大きいチャネル長さおよび小さいチャ
ネル幅を有し、従ってまた抵抗としてのみ作用する。Ｍ
ＯＳ電界効果トランジスタ１１のゲート端子はスイッチ
オンおよびスイッチオフ可能な参照電圧源ＲＥＦの出力
端と接続されている。供給電圧が両ダイオード８および
９のカットオフ電圧の２倍を越えてさらに上昇すると、
最後にＭＯＳ電界効果トランジスタ１０のゲート‐ソー
ス間電圧がそのカットオフ電圧よりも大きくなり、ＭＯ
Ｓ電界効果トランジスタ１０は導通し始め、それによっ
て遅延線が能動化される。リセット信号ＲＥＳは基板制
御ファクタの顧慮なしに少なくとも、供給電圧がダイオ
ード８および９のカットオフ電圧の２倍とＭＯＳ電界効
果トランジスタ１０のカットオフ電圧との和に等しい値
を超えるまで能動的状態にとどまる。
【００１１】最後に、双安定スイッチング要素ＬＡＴＣ
Ｈの出力端に与えられている信号はナンドゲート１９を
介して外部リセット信号ＥＸＲＥＳと論理演算され、そ
れによって、その他の回路部分Ｃのリセットが供給電圧
源Ｖのスイッチオンの後にも可能であることが達成され
る。リセット信号ＲＥＳは２つの直列に接続されている
インバータ２０および２１から成るドライバ段ＤＲＩＶ
ＥＲを介して導かれている。それによって一方ではその
他の回路部分Ｃからの双安定スイッチング要素ＬＡＴＣ
Ｈまたはナンドゲート１９の出力端の脱結合が、また他
方ではより高いファンアウトが達成される。
Ｈの出力端に与えられている信号はナンドゲート１９を
介して外部リセット信号ＥＸＲＥＳと論理演算され、そ
れによって、その他の回路部分Ｃのリセットが供給電圧
源Ｖのスイッチオンの後にも可能であることが達成され
る。リセット信号ＲＥＳは２つの直列に接続されている
インバータ２０および２１から成るドライバ段ＤＲＩＶ
ＥＲを介して導かれている。それによって一方ではその
他の回路部分Ｃからの双安定スイッチング要素ＬＡＴＣ
Ｈまたはナンドゲート１９の出力端の脱結合が、また他
方ではより高いファンアウトが達成される。
【００１２】
【発明の効果】本発明による回路装置は種々のＣＭＯＳ
テクノロジーにより容易に集積可能であり、能動的リセ
ット信号の際に流す供給電流が小さく、また非能動的リ
セット信号の際には実際上供給電流を流さず、供給電圧
の定格値への上昇が比較的長い時間スパン内に行われて
よく、また回路費用がわずかであるという利点を有する
ものである。
テクノロジーにより容易に集積可能であり、能動的リセ
ット信号の際に流す供給電流が小さく、また非能動的リ
セット信号の際には実際上供給電流を流さず、供給電圧
の定格値への上昇が比較的長い時間スパン内に行われて
よく、また回路費用がわずかであるという利点を有する
ものである。
【図１】本発明の実施例の接続図である。
Ｃ その他の回路部分
ＤＥＬＡＹ 遅延線
ＤＲＩＶＥＲ ドライバ段
ＥＸＲＥＳ 外部リセット信号
ＩＣ 集積回路
ＬＡＴＣＨ 双安定スイッチング要素ＲＥＦ
参照電圧源 ＲＥＳ リセット信号 Ｖ 供給電圧 １ ＭＯＳ電界効果トランジスタ２ キャ
パシタンス ３ ＭＯＳ電界効果トランジスタ４、５
インバータ ６ キャパシタンス ７ ＭＯＳ電界効果トランジスタ８、９
ダイオード １０〜１２ ＭＯＳ電界効果トランジスタ１３、
１８ キャパシタンス １４、１５ 放電抵抗 １６、１７ インバータ １９ 論理ゲート
参照電圧源 ＲＥＳ リセット信号 Ｖ 供給電圧 １ ＭＯＳ電界効果トランジスタ２ キャ
パシタンス ３ ＭＯＳ電界効果トランジスタ４、５
インバータ ６ キャパシタンス ７ ＭＯＳ電界効果トランジスタ８、９
ダイオード １０〜１２ ＭＯＳ電界効果トランジスタ１３、
１８ キャパシタンス １４、１５ 放電抵抗 １６、１７ インバータ １９ 論理ゲート
Claims (10)
- 【請求項１】 供給電圧（Ｖ）を与えられた際に優先
状態を占め、出力端に優先状態の際にリセット信号（Ｒ
ＥＳ）を導く双安定スイッチング要素（ＬＡＴＣＨ）と
、制御入力端で双安定スイッチング要素（ＬＡＴＣＨ）
の出力端と接続されており、双安定スイッチング要素（
ＬＡＴＣＨ）の優先状態の際にスイッチオンされている
スイッチオンおよびスイッチオフ可能な参照電圧源（Ｒ
ＥＦ）と、制御入力端で双安定スイッチング要素（ＬＡ
ＴＣＨ）の出力端と接続されており、出力端で双安定ス
イッチング要素（ＬＡＴＣＨ）の入力端と接続されてお
り、参照入力端で、双安定スイッチング要素（ＬＡＴＣ
Ｈ）の優先状態の際にスイッチオンされているスイッチ
オンおよびスイッチオフ可能な参照電圧源（ＲＥＦ）に
接続されており、供給電圧源がスイッチオンおよびスイ
ッチオフ可能な参照電圧源（Ｖ）により予め定められた
参照値を超過した後に、時間的に遅延して双安定スイッ
チング要素（ＬＡＴＣＨ）を優先状態から跳躍させるス
イッチオンおよびスイッチオフ可能な遅延線（ＤＥＬＡ
Ｙ）とを含んでいることを特徴とするリセット信号発生
回路装置。 - 【請求項２】 双安定スイッチング要素（ＬＡＴＣＨ
）が、ソース端子で供給電圧源（Ｖ）の一方の極と接続
されており、ゲート端子で双安定スイッチング要素（Ｌ
ＡＴＣＨ）の入力端を形成している一導電型の第１のＭ
ＯＳ電界効果トランジスタ（１）と、供給電圧源（Ｖ）
の他方の極と第１のＭＯＳ電界効果トランジスタ（１）
のドレイン端子との間に接続されている第１のキャパシ
タンス（２）と、双安定スイッチング要素（ＬＡＴＣＨ
）の出力端と第１のＭＯＳ電界効果トランジスタ（１）
のドレイン端子との間に接続されている２つの逆並列に
接続されているインバータ（４、５）および、ソース‐
ドレイン間パスでインバータに並列に接続されており、
またゲート端子を介して供給電圧源（Ｖ）の他方の極と
接続されている他の導電型の第２のＭＯＳ電界効果トラ
ンジスタ（３）と、双安定スイッチング要素（ＬＡＴＣ
Ｈ）の出力端と供給電圧源（Ｖ）の一方の極との間に接
続されている第２のキャパシタンス（６）とから成って
いることを特徴とする請求項１記載の回路装置。 - 【請求項３】 両インバータ（４、５）が非対称にデ
ィメンジョニングされていることを特徴とする請求項１
または２記載の回路装置。 - 【請求項４】 スイッチオンおよびスイッチオフ可能
な参照電圧源（ＲＥＦ）が、ソース端子で供給電圧源（
Ｖ）の他方の極に接続されており、ゲート端子で制御入
力端を、ソース端子でスイッチオンおよびスイッチオフ
可能な参照電圧源（ＲＥＦ）の出力端を形成している他
の導電型の第３のＭＯＳ電界効果トランジスタ（７）と
、第３のＭＯＳ電界効果トランジスタ（７）のソース端
子と供給電圧源（Ｖ）の一方の極との間に直列に接続さ
れているダイオード（８、９）とから成っていることを
特徴とする請求項１ないし３の１つに記載の回路装置。 - 【請求項５】 スイッチオンおよびスイッチオフ可能
な遅延線（ＤＥＬＡＹ）が、ドレイン端子で供給電圧源
（Ｖ）の他方の極と接続されており、ゲート端子でスイ
ッチオンおよびスイッチオフ可能な遅延線（ＤＥＬＡＹ
）の制御入力端を形成している他の導電型の第４のＭＯ
Ｓ電界効果トランジスタ（１０）と、ドレイン端子で第
４のＭＯＳ電界効果トランジスタ（１０）のソース端子
と接続されており、またゲート端子で参照入力端を形成
している他の導電型の第５のＭＯＳ電界効果トランジス
タ（１１）と、ゲート端子で第４のＭＯＳ電界効果トラ
ンジスタ（１０）のゲート端子と接続されており、ドレ
イン端子で第５のＭＯＳ電界効果トランジスタ（１１）
のソース端子と接続されており、ソース端子で供給電圧
源（Ｖ）の一方の極と接続されている一導電型の第６の
ＭＯＳ電界効果トランジスタ（１２）と、第６のＭＯＳ
電界効果トランジスタ（１２）のソース‐ドレイン間パ
スに並列に接続されている第３のキャパシタンス（１３
）と、第３のキャパシタンス（１３）に並列に接続され
ている放電抵抗（１４、１５）と、一方では第６のＭＯ
Ｓ電界効果トランジスタ（１２）のドレイン端子に、他
方ではスイッチオンおよびスイッチオフ可能な遅延線（
ＤＥＬＡＹ）の出力端に接続されている２つの直列に接
続されているインバータ（１６、１７）と、スイッチオ
ンおよびスイッチオフ可能な遅延線（ＤＥＬＡＹ）の出
力端と供給電圧源（Ｖ）の一方の極との間に接続されて
いる第４のキャパシタンス（１８）とから成っているこ
とを特徴とする請求項１ないし４の１つに記載の回路装
置。 - 【請求項６】 双安定スイッチング要素（ＬＡＴＣＨ
）の出力が論理ゲート（１９）の入力端に導かれており
、その他方の入力端が外部リセット信号（ＥＸＲＥＳ）
を与えられており、その出力端がリセット信号を導くこ
とを特徴とする請求項１ないし５の１つに記載の回路装
置。 - 【請求項７】 リセット信号（ＲＥＳ）がドライバ段
（ＤＲＩＶＥＲ）を介して導かれることを特徴とする請
求項１ないし６の１つに記載の回路装置。 - 【請求項８】 キャパシタンス（２、６、１３、１８
）が、ソース端子およびドレイン端子を互いに接続され
ているＭＯＳ電界効果トランジスタにより形成されるこ
とを特徴とする請求項１ないし７の１つに記載の回路装
置。 - 【請求項９】 ダイオード（８、９）が、ドレイン端
子およびゲート端子を互いに接続されているＭＯＳ電界
効果トランジスタにより形成されることを特徴とする請
求項１ないし８の１つに記載の回路装置。 - 【請求項１０】 回路装置と、供給電圧源に接続され
ておりリセット信号（ＲＥＳ）の生起の際にリセットさ
れる別の回路部分（Ｃ）とが１つの集積回路（ＩＣ）の
構成部分であることを特徴とする請求項１ないし９の１
つに記載の回路装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| AT91101146.8 | 1991-01-29 | ||
| EP91101146A EP0496910B1 (de) | 1991-01-29 | 1991-01-29 | Schaltungsanordnung zur Generierung eines Rücksetzsignals |
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| Publication Number | Publication Date |
|---|---|
| JPH04326618A true JPH04326618A (ja) | 1992-11-16 |
| JP3261151B2 JP3261151B2 (ja) | 2002-02-25 |
Family
ID=8206339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03422092A Expired - Fee Related JP3261151B2 (ja) | 1991-01-29 | 1992-01-24 | リセット信号発生回路装置 |
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|---|---|
| US (1) | US5250853A (ja) |
| EP (1) | EP0496910B1 (ja) |
| JP (1) | JP3261151B2 (ja) |
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| US5446322A (en) * | 1992-05-01 | 1995-08-29 | Analog Devices, Inc. | Apparatus and method for determining when the frequency of an alternating signal is below a predetermined threshold |
| US5555166A (en) * | 1995-06-06 | 1996-09-10 | Micron Technology, Inc. | Self-timing power-up circuit |
| US5796148A (en) * | 1996-05-31 | 1998-08-18 | Analog Devices, Inc. | Integrated circuits |
| DE19708618C2 (de) * | 1997-03-03 | 2002-01-24 | Infineon Technologies Ag | Schaltungsanordnung zur Generierung eines Rücksetzsignals |
| US20060156540A1 (en) * | 2005-01-18 | 2006-07-20 | Hewlett-Packard Development Company, L.P. | Method for aligning a component on a printed circuit board |
| US9065275B2 (en) * | 2013-08-26 | 2015-06-23 | Infineon Technologies Austria Ag | Driving circuit for an electric motor |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3895239A (en) * | 1973-12-26 | 1975-07-15 | Motorola Inc | MOS power-on reset circuit |
| US4591745A (en) * | 1984-01-16 | 1986-05-27 | Itt Corporation | Power-on reset pulse generator |
| US4634904A (en) * | 1985-04-03 | 1987-01-06 | Lsi Logic Corporation | CMOS power-on reset circuit |
| IT1204808B (it) * | 1986-02-18 | 1989-03-10 | Sgs Microelettronica Spa | Circuito di reset all'accensione per reti logiche in tecnologia mos,particolarmente per periferiche di microprocessori |
| JP2741022B2 (ja) * | 1987-04-01 | 1998-04-15 | 三菱電機株式会社 | パワーオンリセツトパルス発生回路 |
| US5039875A (en) * | 1989-11-28 | 1991-08-13 | Samsung Semiconductor | CMOS power-on reset circuit |
| US5115146A (en) * | 1990-08-17 | 1992-05-19 | Sgs-Thomson Microelectronics, Inc. | Power-on reset circuit for controlling test mode entry |
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1991
- 1991-01-29 EP EP91101146A patent/EP0496910B1/de not_active Expired - Lifetime
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-
1992
- 1992-01-24 JP JP03422092A patent/JP3261151B2/ja not_active Expired - Fee Related
- 1992-01-29 US US07/827,758 patent/US5250853A/en not_active Expired - Lifetime
Also Published As
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|---|---|
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