JP3617889B2 - パワーオンリセット回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、パワーオンリセット回路に関し、特に電源立ち上げ時に集積回路内の各ノードをリセットするための信号を生成するパワーオンリセット回路に関するものである。
【0002】
【従来の技術】
半導体集積回路(LSI)などの内部には、通常、数多くのノードが存在し、そのうちの何割かのノードは、この半導体集積回路に目的の動作をさせる前に所要の電位に設定する必要がある。
【0003】
その設定方法にはいくつかの方法が考えられるが、そのうちの一つとして、次のような方法がある。半導体集積回路に、図3に示すようなパワーオンリセット回路を設け、電源の立ち上がり後に上記パワーオンリセット回路にリセット信号を発生させることによって、目的とするノードの電位をリセットし、その後、そのノードのリセット回路を非動作状態にする方法である。上記パワーオンリセット回路とは、電源投入後に、電源が立ち上がったことを検知してリセット信号を発生する回路である。
【0004】
この方法の場合、電源電圧VDDが本来の正常な電位に立ち上がった後に、十分速い速度で変化する信号が必要となる。この理由を、図4に示す回路においてA点のノードをリセットする場合を例として説明する。例えば、この回路においてNチャネルトランジスタN1が存在しない場合は、電源電圧VDDを立ち上げていったとき、A点のノードが“H(High )”レベルになるか、または“L(Low)”レベルになるかは、A点からみた電源電圧VDDと接地電源(GND)の電位との間の容量比、及び2個のインバータI10,I12のサイズ等の条件によって変化する。
【0005】
このため、A点のノードを“L”にリセットするには、図4に示すようにトランジスタN1を設け、このゲートに上記パワーオンリセット回路の出力であるリセット信号を入力させる構成とする。そして、電源投入後のトランジスタN1のゲートへのリセット信号をまず“H”レベルにし、トランジスタN1をオンしてA点を“L”に固定する(リセット)。その後、トランジスタN1のゲートへのリセット信号を“L”レベルにして、トランジスタN1をオフにする。
【0006】
ここで、例えば、Nチャネル、Pチャネルトランジスタのしきい値電圧を、それぞれVthn 、Vthp とし、さらに、電源電圧VDDが、VDD<(Vthn +|Vthp |)に立ち上がるまで、トランジスタN1のゲートへのリセット信号は電源電圧VDDと等電位で上昇し、それ以降は接地電位(“L”レベル)になるとする。
【0007】
すると、トランジスタN1のゲートへのリセット信号が“L”レベルであっても、インバータI10のPチャネルトランジスタはオンせず、B点のノードは低電位(<Vthn )に留まる可能性が高い。この場合にはインバータI12のPチャネルトランジスタがオンし、A点の電位をつり上げる。その後、上述したようにトランジスタN1のゲートへのリセット信号が“L”レベルになるため、トランジスタN1がオフする。この状態で電源電圧VDDが正常な電圧に近づいていくと、A点もそれに伴って上記電源電圧VDDの正常な電圧に近づいてしまい、A点のノードは確実にリセットされないことになる。
【0008】
したがって、トランジスタN1のゲートへのリセット信号は、電源電圧VDDが十分に正常な電圧に達するまで待機し、詳しくはVDD>>(Vthn +|Vthp |)となるまで待機し、それ以降に接地電位に変化しなければならない。電源電圧VDDが正常な電圧に立ち上がる時間は、条件によって様々であるが、一般的には数十[ms]である場合が多い。
【0009】
ところで、従来の基本的な構成を持つ上記パワーオンリセット回路は、図3に示すように電源電圧VDDと接地電源(GND)との間に抵抗RとキャパシタCとを直列に接続し、この抵抗RとキャパシタCとの共通ノードD0にインバータIを接続したものであり、共通ノードD0の電位の変化を増幅してリセット信号を生成している。この回路において、電源電圧VDDの立ち上がりに従ったノードD0の電位、すなわち電圧Vout の変化は、キャパシタCの容量と抵抗Rの抵抗値が十分に大きいとき、図5に示す通りになる。
【0010】
【発明が解決しようとする課題】
図3に示したパワーオンリセット回路の問題点は、電源電圧VDDが正常な電圧に立ち上がるまでに要する時間より、CRの時定数が長くならなければならない点にある。ここで例として、上記時定数に必要な時間が10[ms]の場合を考える。キャパシタCの容量をc、抵抗Rの抵抗値をrとすると、時定数cr=10[ms]を実現するためのキャパシタC、抵抗Rは、例えば、c=10[nF]、r=1[MΩ]となる。このサイズのキャパシタC、抵抗Rを半導体集積回路(LSI)上に形成するためには、大きな面積を必要とし、実用上、実施できるものではない。
【0011】
そこで本発明は、上記問題点に鑑みてなされたものであり、半導体集積回路にパワーオンリセット回路を設ける場合に、このパワーオンリセット回路の形成に大きな面積を必要としないパワーオンリセット回路を提供することを目的とする。
【0012】
【課題を解決するための手段】
上記目的を達成するために、本発明のパワーオンリセット回路は、第一の端子が第一の出力ノードに接続され、第二の端子が第二の出力ノードに接続された第一のスイッチと、第一の端子が上記第二の出力ノードに接続され、第二の端子が接地電源に接続されたキャパシタと、高電位電源と上記接地電源との間に設けられ、上記高電位電源の電位が所定の電位より低いときは上記高電位電源から供給される電流を上記接地電源に放電し、上記高電位電源の電位が所定の電位以上となったときは上記高電位電源から供給される電流を上記第一のスイッチに供給する電流制御回路とを具備したことを特徴とする。
【0013】
また、さらに本発明のパワーオンリセット回路は、上記電流制御回路が、第一の端子が高電位電源に接続され、第二の端子が上記第一の出力ノードに接続された第二のスイッチと、第一の端子が上記第二のスイッチの第二の端子に接続され、第二の端子が接地電源に接続され、第三の端子が上記第二の出力ノードに接続された第三のスイッチとからなることを特徴とする。
【0014】
また、本発明のパワーオンリセット回路は、第一の端子が高電位電源に接続された第一のスイッチと、第一の端子が上記第一のスイッチの第二の端子に接続され、第二の端子が出力ノードに接続された第二のスイッチと、上記第一のスイッチの第二の端子に第一の端子が接続され、第二の端子が上記出力ノードに接続されたフィードバック回路と、上記出力ノードに第一の端子が接続され、第二の端子が接地電源に接続されたキャパシタとを具備し、上記第一のスイッチは上記高電位電源の電位が上記接地電源の接地電位と上記高電位電源の電位の最終値との間の第一の電位以上のときに導通し、上記第二のスイッチはこの第二のスイッチの第一の端子の電位が上記接地電源の接地電位と上記高電位電源の電位との間の第二の電位以上のときに導通し、上記フィードバック手段は上記高電位電源の電位が第三の電位以上のときに上記第二のスイッチの第一の端子の電位が上記第二の電位以上になるように調節することを特徴とする。
【0015】
また、本発明のパワーオンリセット回路は、ソースが高電位電源に接続され、ゲートが接地電源に接続された第一のPチャネルMOSトランジスタと、ソースが上記第一のPチャネルMOSトランジスタのドレインに接続され、ゲートが接地電源に接続された第二のPチャネルMOSトランジスタと、第一の端子が接地電源に接続され、第二の端子が上記第二のPチャネルMOSトランジスタのドレインに接続されたキャパシタと、ソースが上記第一のPチャネルMOSトランジスタのドレインに接続され、ドレインが接地電源に接続され、ゲートが上記キャパシタの第二の端子に接続された第三のPチャネルMOSトランジスタとを具備したことを特徴とする。
【0016】
また、さらに本発明のパワーオンリセット回路は、上記第三のPチャネルMOSトランジスタのコンダクタンスが、上記第一、第二のPチャネルMOSトランジスタのコンダクタンスより十分大きいことを特徴とする。
【0017】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
図1は、本発明の実施の形態のパワーオンリセット回路の構成を示す回路図である。
【0018】
図1に示すように、PチャネルMOSトランジスタP1のソースは、電源電圧VDDに接続され、このPチャネルMOSトランジスタP1のゲートは接地電源(GND)に接続される。PチャネルMOSトランジスタP2のソースは、上記PチャネルMOSトランジスタP1のドレインに接続され、このPチャネルMOSトランジスタP2のゲートは接地電源(GND)に接続される。ここで、上記PチャネルMOSトランジスタP1のドレインと、上記PチャネルMOSトランジスタP2のソースとの接続点をノードD1とする。
【0019】
さらに、キャパシタC1の一端は、接地電源(GND)に接続され、このキャパシタC1の他端は上記PチャネルMOSトランジスタP2のドレインに接続される。ここで、上記PチャネルMOSトランジスタP2のドレインと、上記キャパシタC1の他端との接続点をノードD2とする。
【0020】
さらに、PチャネルMOSトランジスタP3のソースは、上記PチャネルMOSトランジスタP1のドレインと上記PチャネルMOSトランジスタP2のソースとの接続点である上記ノードD1に接続され、このPチャネルMOSトランジスタP3のドレインは接地電源(GND)に接続され、このPチャネルMOSトランジスタP3のゲートは上記キャパシタC1の他端と上記PチャネルMOSトランジスタP2のドレインとの接続点である上記ノードD2に接続される。そして、上記ノードD2は、インバータI1を介してこのパワーオンリセット回路の出力端OUTに接続される。なお、上記PチャネルMOSトランジスタP3は、フィードバック回路を構成し、上記PチャネルMOSトランジスタP1及びP3は電流制限回路を構成する。
【0021】
次に、このパワーオンリセット回路の動作について説明する。図2は、このパワーオンリセット回路の電源電圧VDDの立ち上がりに伴うノードD2の電位Vout 及び出力電圧Voutbを示す図である。ここで、PチャネルトランジスタP1,P2,P3のしきい値電圧をVthp とし、またトランジスタサイズ(チャネル幅W/チャネル長L)は、P1<<P3、P2<<P3とする。
【0022】
まず、電源電圧VDDの立ち上がりにおいて、VDD<|Vthp |の範囲内では、トランジスタP1はオフであり、したがってトランジスタP2もオフである。トランジスタP2がオフであるから、キャパシタC1の電位も接地電位(接地電源の電位)に等しく、ここで、トランジスタP1がオフであるため、トランジスタP3もオフである。
【0023】
次に、電源電圧VDDがVDD=|Vthp |となると、トランジスタP1はオンする。トランジスタP1がオンすると、これと同時にトランジスタP3がオンする。このとき、トランジスタサイズは、P1<<P3であるから、ノードD1の電位は|Vthp |以下に留まる。
【0024】
また、上記トランジスタP1がオンしてトランジスタP3がオンすると同時に、トランジスタP2もオンする。このとき、トランジスタサイズは、P2<<P3であるから、このトランジスタP2にはきわめて小さな電流しか流れず、キャパシタC1の電位はほとんど変化しない。
【0025】
次に、さらに電源電圧VDDが立ち上がっていくと、トランジスタP1のゲート−ソース間電圧Vgsは増加し、トランジスタP1の電流駆動能力が増加する。しかし、トランジスタP1の電流駆動能力がノードD1の電位でのトランジスタP3の電流駆動能力より小さい限り、上記ノードD1の電位はほとんど変化せず、|Vthp |以下に留まる。
【0026】
その後、さらに電源電圧VDDが立ち上がり、トランジスタP1のゲート−ソース間電圧Vgsがさらに増加し、トランジスタP1の電流駆動能力が上記ノードD1の電位でのトランジスタP3の電流駆動能力を上回るようになると、上記ノードD1の電位が増加し、このノードD1の電位が|Vthp |を越えるようになる。すると、上記ノードD1を通り、トランジスタP2に流れる電流が急激に増加し始める、すなわち、トランジスタP2は導通状態となる。この電流は、キャパシタC1に流れ込み、このキャパシタC1の電位を上昇させる。これにより、図2に示すようにノードD2の電圧Vout が急激に上昇する。そして、ついにはこの電圧Vout により、トランジスタP3はオフになる。
【0027】
すなわち、電源電圧VDDが|Vthp |以上であり、トランジスタP1の電流駆動能力がノードD1の電位でのトランジスタP3の電流駆動能力より小さい範囲においては、電源電圧VDDから供給される電流はトランジスタP1を流れ、さらにトランジスタP3を流れて放電される。一方、トランジスタP1の電流駆動能力が上記ノードD1の電位でのトランジスタP3の電流駆動能力を上回るような電圧まで電源電圧VDDが立ち上がると、電源電圧VDDから供給される電流はトランジスタP1を流れ、さらにトランジスタP2を流れて、キャパシタC1の電位を上昇させる。このように上記トランジスタP1及びP3は、電源電圧VDDが所定の電位に立ち上がるまではトランジスタP2に電流を供給せず、電源電圧VDDが上記所定の電位以上となったときにトランジスタP2に電流を供給するという電流制御回路として機能している。
【0028】
この後の動作は、図1に示すトランジスタP1,P2のオン抵抗が図3に示した上記従来例のパワーオンリセット回路の抵抗Rに置き換わったものと等しくなる。したがって、トランジスタP1,P2のオン抵抗とキャパシタC1の容量による時定数に従って、電圧Vout は上昇する。ただし、電圧Vout の電位が高くなればなるほど、このトランジスタP1,P2のオン抵抗は高くなるため電位上昇は緩やかになる。上記電圧Vout は、インバータI1により変換されて、図2に示す出力電圧Voutbとなり、このパワーオンリセット回路の出力端OUTから出力される。
【0029】
上述した従来例と比較して説明すれば次のようになる。電源電圧VDDが、|Vthp |に立ち上がるまでは、抵抗が等価的に無限大である。したがって、電流はキャパシタC1に流れ込むことはなく、電圧Vout の電位は変化しない。次に、電源電圧VDDが|Vthp |以上になると、トランジスタP3がトランジスタP2のゲート−ソース間電圧Vgsを|Vthp |近辺に維持して、トランジスタP2のトランジスタ抵抗を高く保つ。
【0030】
さらに、電源電圧VDDが立ち上がると、トランジスタP3はトランジスタP2のゲート−ソース間電圧Vgsを|Vthp |近辺に維持できなくなり、上記ゲート−ソース間電圧Vgsは徐々に|Vthp |を越えて上昇する。すると、トランジスタP2を流れる電流が急激に増加し、この電流は急激にキャパシタC1に流れ込む。そして、キャパシタC1の電位を急速に上げて、電圧Vout の電位を上昇させる。
【0031】
なお、上記トランジスタP1,P2,P3を形成するための半導体集積回路上の寸法は、通常、半導体集積回路の他の部分で使用されるトランジスタと同じ程度の寸法があればよい。上記トランジスタサイズが、P1<<P3、P2<<P3を満足するトランジスタP1,P2,P3の寸法の一例を、チャネル幅W×チャネル長Lで示すと次のようになる。ここでは、トランジスタP1,P2のトランジスタサイズを同じものとして説明する。
【0032】
P1=P2=W/L=1/20=β1、P3=W/L=20/1=β3。ここで、トランジスタサイズを比較すると、β3/β1=20/(1/20)=400となる。よって、同じ程度の寸法で、上記トランジスタサイズの条件を満足できることがわかる。
【0033】
ここでは、説明を簡単にするためにトランジスタP1,P2を同じサイズとして説明したが、これらのサイズは違っていてもよい。また、上記キャパシタC1には、例えばデプレッション形、またはイントリンシック形のMOSキャパシタを使用するのがよい。
【0034】
以上説明したように本実施の形態によれば、MOSトランジスタを用いて抵抗値を実効的に大きくかつ電源電圧VDDの値によって変化させるとともに、MOSキャパシタを用いることにより、半導体集積回路上に抵抗R及び必要な時定数によって要求される大きなキャパシタCを形成する必要がない。よって、半導体集積回路に、抵抗R及びキャパシタCを形成するための大きな領域は不要である。また、このパワーオンリセット回路に用いている上記トランジスタP1,P2,P3は、すべてPチャネルMOSトランジスタであるため、製造上のばらつきは少なく、目的とする回路特性が得やすい。
【0035】
すなわち、半導体集積回路にパワーオンリセット回路を設ける場合に、パワーオンリセット回路の形成に必要な面積を従来に比べて大幅に削減することができ、さらに目的とする回路特性が得やすいパワーオンリセット回路を実現することができる。
【0036】
なお、上記実施の形態では、トランジスタP1,P2,P3にPチャネルMOSトランジスタを用いて構成したが、これに限るわけではなく、図1において上記トランジスタP1,P2,P3をNチャネルMOSトランジスタに変更し、さらに電源電圧VDDを接地電源GNDに、また接地電源GNDを電源電圧VDDに変更してパワーオンリセット回路を構成してもよい。すなわち、ソースが接地電源GNDに接続され、ゲートが電源電圧VDDに接続された第一のNチャネルMOSトランジスタと、ソースが上記第一のNチャネルMOSトランジスタのドレインに接続され、ゲートが電源電圧VDDに接続された第二のNチャネルMOSトランジスタと、第一の端子が電源電圧VDDに接続され、第二の端子が上記第二のNチャネルMOSトランジスタのドレインに接続されたキャパシタと、ソースが上記第一のNチャネルMOSトランジスタのドレインに接続され、ドレインが電源電圧VDDに接続され、ゲートが上記キャパシタの第二の端子に接続された第三のNチャネルMOSトランジスタとから構成してもよい。
このような構成のパワーオンリセット回路によっても、上記実施の形態と同様の効果を得ることができる。
【0037】
【発明の効果】
以上述べたように本発明によれば、半導体集積回路にパワーオンリセット回路を設ける場合に、このパワーオンリセット回路の形成に大きな面積を必要としないパワーオンリセット回路を提供することが可能である。
【図面の簡単な説明】
【図1】本発明の実施の形態のパワーオンリセット回路の構成を示す回路図である。
【図2】図1に示す上記パワーオンリセット回路の電源の立ち上がりに伴うノードD2の電位変化を示す図である。
【図3】従来例のパワーオンリセット回路の基本的な構成を示す回路図である。
【図4】回路内のノードをリセットする場合の動作を説明するための図である。
【図5】図3に示す上記パワーオンリセット回路の電源の立ち上がりに伴うノードD0の電位変化を示す図である。
【符号の説明】
P1,P2,P3 PチャネルMOSトランジスタ
D1,D2 ノード
C1 キャパシタ
I1 インバータ
Claims (7)
- 第一の端子が第一の出力ノードに接続され、第二の端子が第二の出力ノードに接続された第一のスイッチと、
第一の端子が上記第二の出力ノードに接続され、第二の端子が接地電源に接続されたキャパシタと、
高電位電源と上記接地電源との間に設けられ、上記高電位電源の電位が所定の電位より低いときは上記高電位電源から供給される電流を上記接地電源に放電し、上記高電位電源の電位が所定の電位以上となったときは上記高電位電源から供給される電流を上記第一のスイッチに供給する電流制御回路と、
を具備したことを特徴とするパワーオンリセット回路。 - 上記電流制御回路は、第一の端子が高電位電源に接続され、第二の端子が上記第一の出力ノードに接続された第二のスイッチと、第一の端子が上記第二のスイッチの第二の端子に接続され、第二の端子が接地電源に接続され、第三の端子が上記第二の出力ノードに接続された第三のスイッチとからなることを特徴とする請求項1に記載のパワーオンリセット回路。
- 第一の端子が高電位電源に接続された第一のスイッチと、
第一の端子が上記第一のスイッチの第二の端子に接続され、第二の端子が出力ノードに接続された第二のスイッチと、
上記第一のスイッチの第二の端子に第一の端子が接続され、第二の端子が上記出力ノードに接続されたフィードバック回路と、
上記出力ノードに第一の端子が接続され、第二の端子が接地電源に接続されたキャパシタとを具備し、
上記第一のスイッチは上記高電位電源の電位が上記接地電源の接地電位と上記高電位電源の電位の最終値との間の第一の電位以上のときに導通し、上記第二のスイッチはこの第二のスイッチの第一の端子の電位が上記接地電源の接地電位と上記高電位電源の電位との間の第二の電位以上のときに導通し、上記フィードバック手段は上記高電位電源の電位が第三の電位以上のときに上記第二のスイッチの第一の端子の電位が上記第二の電位以上になるように調節することを特徴とするパワーオンリセット回路。 - ソースが高電位電源に接続され、ゲートが接地電源に接続された第一のPチャネルMOSトランジスタと、
ソースが上記第一のPチャネルMOSトランジスタのドレインに接続され、ゲートが接地電源に接続された第二のPチャネルMOSトランジスタと、
第一の端子が接地電源に接続され、第二の端子が上記第二のPチャネルMOSトランジスタのドレインに接続されたキャパシタと、
ソースが上記第一のPチャネルMOSトランジスタのドレインに接続され、ドレインが接地電源に接続され、ゲートが上記キャパシタの第二の端子に接続された第三のPチャネルMOSトランジスタと、
を具備したことを特徴とするパワーオンリセット回路。 - 上記第三のPチャネルMOSトランジスタのコンダクタンスは、上記第一、第二のPチャネルMOSトランジスタのコンダクタンスより十分大きいことを特徴とする請求項4に記載のパワーオンリセット回路。
- ソースが接地電源に接続され、ゲートが高電位電源に接続された第一のNチャネルMOSトランジスタと、
ソースが上記第一のNチャネルMOSトランジスタのドレインに接続され、ゲートが高電位電源に接続された第二のNチャネルMOSトランジスタと、
第一の端子が高電位電源に接続され、第二の端子が上記第二のNチャネルMOSトランジスタのドレインに接続されたキャパシタと、
ソースが上記第一のNチャネルMOSトランジスタのドレインに接続され、ドレインが高電位電源に接続され、ゲートが上記キャパシタの第二の端子に接続された第三のNチャネルMOSトランジスタと、
を具備したことを特徴とするパワーオンリセット回路。 - 上記第三のNチャネルMOSトランジスタのコンダクタンスは、上記第一、第二のNチャネルMOSトランジスタのコンダクタンスより十分大きいことを特徴とする請求項6に記載のパワーオンリセット回路。
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