JPH07135456A - 出力バッファ回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 データ出力端子における信号レベルの切替速
度を犠牲にすることなくスイッチングノイズを低減す
る。 【構成】 出力バッファ回路において並列接続された出
力トランジスタ（３，４）のそれぞれを異なるタイミン
グにて駆動する遅延素子（６，７）を、上記出力トラン
ジスタの形成とともに形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路におい
て電界効果トランジスタを有する出力バッファ回路装置
に関する。

【０００２】

【従来の技術とその課題】例えば半導体メモリのデータ
出力回路部分に設けられ、ＣＭＯＳトランジスタを有す
る出力バッファ回路における出力端子には、上記ＣＭＯ
Ｓトランジスタのスイッチングの際に生じるスイッチン
グノイズが出現する場合がある。又、このスイッチング
ノイズによる悪影響は、上記ＣＭＯＳトランジスタが接
続される電源の電圧値が特に規定値よりも高い方向に変
動するときには大きくなる。このようなスイッチングノ
イズの発生を抑えるため、従来より種々の付加回路が提
案されている。例えば、米国特許５１２０９９２号（以
下、従来技術１と記す）には上記ＣＭＯＳトランジスタ
がオン状態となるに要する時間をオフ状態となるに要す
る時間よりも遅くする回路構成が開示されている。ま
た、米国特許５１２４５７９号（以下、従来技術２と記
す）には上記ＣＭＯＳトランジスタを構成するＮチャネ
ルトランジスタとＰチャネルトランジスタとの各ゲート
電圧の立上り時間及び立下り時間をそれぞれにトランス
ミッションゲートを使用して遅延させる回路構成が開示
されている。また、米国特許５１０３１１８号（以下、
従来技術３と記す）には上記従来技術２の上記トランス
ミッションゲートに代えて抵抗素子を使用する回路構成
が開示されている。

【０００３】

【発明が解決しようとする課題】ところが従来技術１で
は、ＮチャネルトランジスタとＰチャネルトランジスタ
のそれぞれについて立上り時間及び立下り時間を一律に
遅延させるため、アクセス時間が遅れるという問題があ
る。また、従来技術２では、上記電源電圧、その他雰囲
気温度、製造パラメータ等の変化によって出力部分にお
けるトランジスタのスイッチング時の電流が増す場合、
上記トランスミッションゲートにおけるスイッチング時
の電流も同様に増すので立上り時間及び立下り時間は小
さくなってしまう。よってさらに上記出力部分における
トランジスタのスイッチング時の電流は大きくなってし
まうという問題がある。又、従来技術３では、従来技術
２のような問題は解消されるが、上記抵抗素子にて一律
に遅延を設けたものであるのでやはりアクセス時間が遅
れるという問題がある。このように従来技術１ないし従
来技術３の共通の問題点は、出力部分のトランジスタの
スイッチング電流の大小にかかわらずスイッチングの遅
延を一律に設けており、スイッチングノイズの低減のた
めデータ出力速度が犠牲になる点である。本発明はこの
ような問題点を解決するためになされたもので、データ
出力端子における信号レベルの切替速度を犠牲にするこ
となくスイッチングノイズを低減することができる出力
バッファ回路装置を提供することを目的とする。

【０００４】

【課題を解決するための手段】本発明は、電源とグラン
ドとの間に直列接続される第１導電型の第１トランジス
タ及び第１導電型とは異なる第２導電型の第２トランジ
スタと、上記第２トランジスタに対して並列接続され上
記第２トランジスタと同じ導電型である第３トランジス
タと、上記第１トランジスタと上記第２トランジスタと
の接続点及び上記第３トランジスタの一端子側に接続さ
れるデータ出力端子と、上記第２トランジスタのゲート
及び上記第３トランジスタのゲートに出力端子がそれぞ
れ接続されそれぞれの入力端子に供給される同一の入力
信号の立上り時間又は立下り時間をそれぞれ個別に遅延
するそれぞれの遅延手段とを備えた出力バッファ回路装
置において、上記それぞれの遅延手段は上記入力端子と
上記出力端子との間にそれぞれ抵抗値の異なる抵抗手段
をそれぞれ有し、上記それぞれの抵抗手段は上記第３ト
ランジスタのゲート及び上記第３トランジスタと並列接
続されている上記第２トランジスタのゲートとともに形
成される配線のそれぞれの配線抵抗であることを特徴と
する。

【０００５】又、上記遅延手段は、上記データ出力端子
にスイッチングノイズが出現しない範囲で最速に上記第
２及び上記第３トランジスタのいずれか一つを駆動する
第１遅延時間を有する第１遅延手段と、上記第１遅延手
段により上記第２及び上記第３トランジスタのいずれか
一つが駆動することで上記データ出力端子に出現する電
位を維持するように上記第２及び第３トランジスタの残
りのトランジスタを駆動する遅延時間を有する第２遅延
手段とを備えることもできる。

【０００６】

【作用】このように構成することで、遅延手段は上記第
３トランジスタのゲート及び上記第３トランジスタと並
列接続されている上記第２トランジスタのゲートに供給
する信号の立上り時間又は立下り時間をそれぞれ個別に
遅延する。よって遅延手段は、スイッチングノイズと認
められない最大値電位がデータ出力端子に出現するよう
に一つの遅延手段の遅延時間を設定し、かつ上記最大値
電位を維持するように他の遅延手段の遅延時間を設定す
るように作用する。よって遅延手段はスイッチングノイ
ズと認められない範囲で最速の信号切り替えを行い得る
ように作用する。さらに遅延手段は、上記第３トランジ
スタのゲート及び上記第３トランジスタと並列接続され
ている上記第２トランジスタの形成とともに形成される
ので、上記第３トランジスタのゲート及び上記第２トラ
ンジスタの製造のバラツキに対応して遅延時間を設定可
能なように作用する。尚、遅延手段は、第２、第３トラ
ンジスタのゲート容量と配線抵抗とによって遅延を発生
する。

【０００７】

【実施例】本発明の出力バッファ回路装置の一実施例に
ついて図を参照して以下に説明する。尚、本実施例にお
ける出力バッファ回路装置は半導体基板上に形成される
ものである。図１において、１は、特許請求の範囲に記
載の例えば第１トランジスタに相当し、かつ内部回路か
ら信号ＱＰがゲートに供給され又ソース側が電源２に接
続されるＰチャネル型の電界効果型トランジスタ、好ま
しくはＭＯＳトランジスタである。トランジスタ１のド
レイン側とグランドとの間には、互いに並列接続された
２つのＮチャネル型の電界効果型トランジスタ、好まし
くはＭＯＳトランジスタ３，４が接続される。尚、トラ
ンジスタ３が特許請求の範囲に記載の例えば第２トラン
ジスタに相当し，トランジスタ４が特許請求の範囲に記
載の第３トランジスタに相当する。又、トランジスタ１
のドレイン側及びトランジスタ３，４のドレイン側はデ
ータ出力端子５に接続される。尚、本実施例では、トラ
ンジスタ３の方がトランジスタ４に比べコンダクタンス
が高くなるようにトランジスタ３，４を形成している
が、必ずしもこれに限られずトランジスタ３，４の各コ
ンダクタンスが同じでもよい。

【０００８】トランジスタ３のゲートには特許請求の範
囲に記載の第２遅延手段に相当する遅延素子６の出力側
が接続され、トランジスタ４のゲートには、特許請求の
範囲に記載の第１遅延手段に相当する遅延素子７の出力
側が接続される。遅延素子６，７には上記内部回路から
図６の（ｂ）に示す信号ＱＮがそれぞれ供給され、図６
の（ｃ）に示すように遅延素子６は該信号ＱＮの立上り
時間を時間ｔｒ２だけ遅延させ信号ＱＮＡとしてトラン
ジスタ３のゲートへ送出し、遅延素子７は図６の（ｃ）
に示すように上記信号ＱＮの立上り時間を時間ｔｒ１だ
け遅延させ信号ＱＮＢとしてトランジスタ４のゲートへ
送出する。尚、上記時間ｔｒ１が特許請求の範囲に記載
の第１遅延時間に相当する。又、上記グランドは、当該
出力バッファ回路装置が備わる半導体チップ内部のグラ
ンドを指し、システムのグランドであるシステムグラン
ドとの間にはパッケージ等のインダクタンスが寄生素子
として存在する。よってトランジスタ３，４のスイッチ
ング電流の変化に応じて上記グランドの電位は変化す
る。

【０００９】遅延素子６，７は、本実施例では例えば図
２から図５に示す等価回路による構成をなすものであ
る。即ち、図２には、抵抗素子８と該抵抗素子の出力側
と上記グランドとの間に接続されるコンデンサ９とから
構成される場合を示している。尚、図２から図５におい
て、図中“ＩＮ”には上記信号ＱＮが供給され、“ＯＵ
Ｔ”から上記信号ＱＮＡ又はＱＮＢが送出される。尚、
上述したように遅延素子６，７において上記信号ＱＮの
立上り時間を異ならせるため、遅延素子６に備わる上記
抵抗素子８と遅延素子７に備わる抵抗素子８とではそれ
ぞれ抵抗値を異ならせている。尚、抵抗素子８の値を大
きく異ならせずにコンデンサ９の値を異ならせて上記立
上り時間を異ならせるようにすることもできる。

【００１０】実際には、遅延素子６，７はトランジスタ
３，４のゲート電極を形成する層、本実施例ではポリシ
リコン層と同じ層にて形成し、その配線幅は製造可能な
最小寸法に近い寸法を採用する。又、上述した抵抗値を
異ならせる方法として抵抗素子８に相当する配線の配線
長を変化させる方法をとっている。上記抵抗素子８は上
記ポリシリコン層の配線抵抗であり上記コンデンサ９は
ゲート電極と基板との間に形成されるゲート容量であ
る。尚、図２に示す構成をなす遅延素子６，７を遅延素
子６２，７２とする。又、遅延素子６に備わる上記抵抗
素子８と遅延素子７に備わる抵抗素子８とではそれぞれ
抵抗値を異ならせている点、及び上記抵抗素子８は上記
ポリシリコン層の配線抵抗であり上記コンデンサ９はゲ
ート電極と基板との間に形成されるゲート容量である点
は、後述する図３から図５に示す遅延素子においても同
様である。

【００１１】尚、遅延素子６における上記抵抗素子８の
具体的な抵抗値範囲は２ＫΩないし２．５ＫΩであり、
遅延素子７における上記抵抗素子８の具体的な抵抗値範
囲は１ＫΩないし１．５ＫΩである。又、遅延素子６に
おける上記コンデンサ９の具体的な容量値範囲は１．６
ｐＦないし２．３ｐＦであり、遅延素子７における上記
コンデンサ９の具体的な容量値範囲は０．１ｐＦないし
０．５ｐＦである。

【００１２】図３には、図２に示すような抵抗素子１
０、コンデンサ１１に加え、抵抗素子１０が接続される
信号線にドレイン側が接続されソースが上記グランドに
接続されゲートが上記電源２に接続されるＮチャネル型
電界効果型トランジスタ、好ましくはＭＯＳトランジス
タ１２を設けた遅延素子６，７を示している。このトラ
ンジスタ１２は、抵抗素子１０の抵抗値に比べてオン抵
抗値が大きくなるようにチャネル長及びチャネル幅が設
定され、遅延素子６，７における“ＯＵＴ”におけるＨ
レベルが電源２の電圧値の７０％から９０％程度となる
ようにする。尚、トランジスタ１２の接続位置は図３に
示す位置に限るものではない。又、図３に示す構成をな
す遅延素子６，７を遅延素子６３，７３とする。

【００１３】図４には、図３に示す抵抗素子１０，コン
デンサ１１，トランジスタ１２にそれぞれ対応するよう
に抵抗素子１３，コンデンサ１４，トランジスタ１５を
設け、これに加えてトランジスタ１５のソースと上記グ
ランドとの間にコンデンサ１６を接続し、さらにトラン
ジスタ１５のゲートには内部回路から供給されるＮＦ信
号が供給される遅延素子６，７を示している。尚、図３
に示す構成をなす遅延素子６，７を遅延素子６４，７４
とする。

【００１４】又、上記内部回路は、特許請求の範囲に記
載の信号送出手段に相当する。さらに上記ＮＦ信号が特
許請求の範囲に記載の所定信号に相当し、図７に示すＮ
Ｆ信号送出回路４０から送出される信号である。ＮＦ信
号送出回路４０は、電源２の電圧値が所定値ＶＡを越え
た場合にＨレベルとなるＮＦ信号を送出する回路であ
り、電源２の電圧値が高い場合に遅延素子６，７におけ
る抵抗又は容量を増しトランジスタ３，４のスイッチン
グを遅延させる作用をする。さらにＮＦ信号送出回路４
０の構成、動作について説明する。電源２と上記グラン
ドとの間にＰチャネル型のＭＯＳトランジスタ４１、Ｎ
チャネル型のＭＯＳトランジスタ４２及びＮチャネル型
のＭＯＳトランジスタ４３が直列接続され、同じく電源
２と上記グランドとの間にＮチャネル型のＭＯＳトラン
ジスタ４４、Ｐチャネル型のＭＯＳトランジスタ４５及
びＮチャネル型のＭＯＳトランジスタ４６が直列接続さ
れ、トランジスタ４１及びトランジスタ４２のゲートは
それぞれトランジスタ４１，４２のドレイン側に接続さ
れるとともにトランジスタ４５及びトランジスタ４６の
ゲートに接続される。さらに、トランジスタ４３のゲー
トはトランジスタ４３のドレイン側に接続され、トラン
ジスタ４４のゲートは電源２に接続され、トランジスタ
４５及びトランジスタ４６のドレイン側には上記ＮＦ信
号を送出する出力端子が接続される。

【００１５】図８に示すように、このようなＮＦ信号送
出回路４０において、ノード４７における電圧値は、ト
ランジスタ４２，４３のしきい値電圧Ｎｔｈを加算した
値にほぼ等しく、即ち約２×Ｎｔｈであり、ノード４８
における電圧値は電源２の電圧値Ｖｃｃからトランジス
タ４４のしきい値電圧Ｎｔｈを差し引いた値、即ちＶｃ
ｃ−Ｎｔｈである。トランジスタ４５のゲート電圧値Ｖ
Ｇは、Ｖｃｃ−Ｎｔｈ−２×Ｎｔｈとなり、このような
ゲート電圧値ＶＧがトランジスタ４５のしきい値電圧Ｐ
ｔｈを越えるとき、即ち、電源２の電圧値Ｖｃｃの変動
により（Ｖｃｃ−Ｎｔｈ−２×Ｎｔｈ）＞Ｐｔｈとなる
ような上記電圧値Ｖｃｃが電源２から印加されたとき、
トランジスタ４５がオン状態となり、ＮＦ信号はＨレベ
ルとなる。又、上記しきい電圧値Ｎｔｈが低い値の場合
には、上記所定値ＶＡも低下しＶｔｈバラツキに対して
グランドバウンスを抑える。

【００１６】図５には、図２に示す抵抗素子８、コンデ
ンサ９に対応するように抵抗素子１７、コンデンサ２１
を設け、さらに直列接続した抵抗素子１８とＮチャネル
型ＭＯＳトランジスタ１９とを抵抗素子１７に対して並
列に接続した遅延素子６，７を示している。又、トラン
ジスタ１９のゲートにはインバータ２０が接続され、ト
ランジスタ１９のゲートにはインバータ２０を介して上
記ＮＦ信号が供給される。尚、図５に示す遅延素子６，
７を遅延素子６５，７５とする。

【００１７】以上のように構成される出力バッファ回路
装置における動作を以下に説明する。従来の出力バッフ
ァ回路装置と同様に、本実施例における出力バッファ回
路装置も、トランジスタ１は信号ＱＰにてオンオフ動作
し、トランジスタ３，４は信号ＱＮＡ及び信号ＱＮＢに
てそれぞれオンオフ動作する。これらのトランジスタ
１，３，４の動作によりデータ出力端子５から、Ｈレベ
ル又はＬレベルの信号が送出される。このような動作に
おいて、上述したように、上記グランドとシステムのグ
ランドであるシステムグランドとの間にはパッケージ等
のインダクタンスが寄生素子として存在する。よってト
ランジスタ３，４のスイッチング電流の変化に応じて、
図６の（ｆ）に示すように上記グランドの電位は変化す
る。この変化におけるグランド電位において、ノイズと
判断されない最大電位値Ｖ１、最小電位値Ｖ２を一定に
してデータ出力端子５における信号レベルの切り替えを
速くするためには、トランジスタ４のスイッチングによ
って上記グランド電位を速く上記最大値Ｖ１に到達させ
トランジスタ３のスイッチングにより上記最大値Ｖ１を
維持するように、トランジスタ３，４のコンダクタンス
及び立上り時間ｔｒ２、ｔｒ１を設定すればよい。

【００１８】尚、上記最大電位値Ｖ１は具体的には１．
４Ｖであり、最小電位値Ｖ２は具体的には−１．４Ｖで
ある。又、上記立上り時間ｔｒ１の具体的な値、範囲は
２ないし５ｎｓであり、上記立上り時間ｔｒ２の具体的
な値、範囲は１０ないし１５ｎｓである。

【００１９】即ち、遅延素子７は、図６（ｄ）に示すよ
うに、遅延素子６に比べ遅延時間が短くなるように上述
したように抵抗素子８等の抵抗値、コンデンサ９等の静
電容量が設計され、トランジスタ４のゲートには遅延素
子７による遅延時間ｔｒ１にて立上った信号ＱＮＢが供
給され、トランジスタ４はオン状態となる。さらに、ト
ランジスタ４より遅れてトランジスタ３がオン状態とな
り上記最大電位値Ｖ１を維持するように、遅延素子６を
構成する抵抗素子８等の抵抗値、コンデンサ９等の静電
容量が設計され遅延時間ｔｒ２が設定される。トランジ
スタ３のゲートにはは遅延素子６による遅延時間ｔｒ２
にて立上った信号ＱＮＡが供給され、トランジスタ３は
オン状態となる。このようにグランド電位の上昇がノイ
ズと判断されない最大電位値Ｖ１となるように上記遅延
時間ｔｒ１を設定し、かつ上記最大電位値Ｖ１を維持す
るように遅延時間ｔｒ２を設定することで、データ出力
端子５におけるノイズの発生を防止することができ、か
つ信号レベルの切り替えを速くすることができる。

【００２０】又、遅延素子６，７は出力バッファ回路装
置と同じ半導体チップに形成されることから、遅延素子
６２，７２を例にとると、半導体チップの製造における
バラツキにより上記抵抗素子に対応する部分の上記ポリ
シリコン層の幅が細く形成されたようなときには、上記
抵抗素子における抵抗値は大きくなりトランジスタ３，
４のスイッチングを遅らせるようになる。一方、このよ
うな状態に上記抵抗素子がある場合には、トランジスタ
３，４のチャネル長も短くなっておりトランジスタ３，
４のスイッチング電流は大きくなる。しかし上述したよ
うに遅延素子６２，７２による遅延によりトランジスタ
３，４のゲートの立上り時間が大きくなることからグラ
ンドバウンスを抑えることができる。

【００２１】さらに、遅延素子６３，７３、若しくは６
４，７４、若しくは６５，７５を設けた場合には、電源
２の電圧値の変化に対しても適正に上記各遅延時間ｔｒ
１、ｔｒ２を設定することができる。即ち、遅延素子６
３，７３を設けた場合について説明する。遅延素子６
３，７３は、遅延素子６２，７２のなす作用に加えさら
に以下の作用をなすことができる。即ち、トランジスタ
３，４のオン電流が例えばゲート膜厚等の半導体チップ
製造上のバラツキ若しくは温度、電源電圧の変化等に起
因し増加する場合であっても、トランジスタ３，４と同
一チップにてトランジスタ１２も形成されることからト
ランジスタ１２のオン電流も同様に増加し、又、抵抗素
子１０がポリシリコン抵抗でありその抵抗値はほぼ一定
であることより、遅延素子６３，７３の“ＯＵＴ”にお
けるＨレベルが低下し、スイッチング電流を抑えること
ができる。

【００２２】又、遅延素子６４，７４を設けた場合につ
いて説明する。遅延素子６４，７４は以下のように作用
する。電源２の電圧値Ｖｃｃが所定範囲内にあるときに
は上述したＮＦ信号がＬレベルでることからトランジス
タ１５はオフ状態にある。一方、電源２の電圧値が上記
所定値ＶＡを越えるときＮＦ信号はＨレベルとなりトラ
ンジスタ１５はオン状態となる。よって電源２の電圧値
が上記所定値ＶＡを越えた場合には遅延素子６４，７４
の“ＯＵＴ”におけるＨレベルが低下し、スイッチング
電流を抑えることができる。

【００２３】又、遅延素子６５，７５を設けた場合につ
いて説明する。遅延素子６５，７５は、電源２の電圧値
Ｖｃｃが所定範囲内にあるときには上述したＮＦ信号が
Ｌレベルでることからトランジスタ１９はオン状態にあ
る。一方、電源２の電圧値が上記所定値ＶＡを越えると
きＮＦ信号はＨレベルとなりトランジスタ１９はオフ状
態となる。抵抗素子１７と抵抗素子１８とは並列に接続
されているので、トランジスタ１９がオフ状態となり抵
抗素子１８を信号が流れなくなることで遅延素子６５，
７５の“ＯＵＴ”におけるＨレベルが低下し、スイッチ
ング電流を抑えることができる。

【００２４】以上説明した本実施例における出力バッフ
ァ回路装置によれば、例えばトランジスタ３，４に該当
する複数の出力トランジスタを並列に接続し、それぞれ
のトランジスタをそれぞれ動作させる場合、グランドの
電位上昇がノイズとみなされない最大値までとなるよう
にトランジスタを動作すべく、最も短い遅延時間を適切
に設定し、かつ上記最大値を維持するように他のトラン
ジスタが動作すべき遅延時間を設定したことから、デー
タ出力速度を犠牲にすることなくスイッチングノイズを
低減することができる。

【００２５】さらに出力トランジスタのゲートに供給さ
れる信号レベルの立上り時間を遅延させる遅延素子を上
記出力トランジスタのゲートを形成する材料にて形成し
たことより、上記出力トランジスタの製造におけるバラ
ツキ、上記出力トランジスタに与える影響は上記遅延素
子にも同様に作用することから、上記遅延素子は上記製
造におけるバラツキ等に応じて適切な遅延時間を提供す
ることができる。

【００２６】尚、上述した実施例では、出力バッファ回
路装置は図１に示すようにＮチャネルのトランジスタ
３，４の２つを並列に接続しているが、これに限られず
３以上のトランジスタを並列接続してもよい。又、Ｐチ
ャネルのトランジスタ１に対してＰチャネルのトランジ
スタを複数個、並列に接続するように構成してもよい。

【００２７】又、上記実施例では遅延素子６，７は、信
号の立上り時間を遅延するものであるが、これに限らず
信号の立下り時間を遅延するように構成することもでき
る。

【００２８】又、遅延素子６，７は、両者とも同じ構成
であっても、それぞれ異なる構成であってもよい。具体
的には、遅延素子６及び遅延素子７はともに例えば図２
に示す構成のものであってもよいし、遅延素子６が例え
ば図２に示す構成のものであり、遅延素子７は例えば図
３に示す構成のものであってもよい。

【００２９】ＮＦ信号送出回路は、図７に示すものに限
られず、各トランジスタの導電型を変更したタイプであ
ってもよい。

【００３０】

【発明の効果】以上詳述したように本発明によれば、第
３トランジスタのゲート及び上記第３トランジスタと並
列接続されている上記第２トランジスタのゲートに供給
する信号の立上り時間又は立下り時間をそれぞれ個別に
遅延することより、スイッチングノイズと認められない
最大値がデータ出力端子出現するように一つの遅延手段
の遅延時間を設定し、かつ上記最大値を維持するように
他の遅延手段の遅延時間を設定することができ、スイッ
チングノイズと認められない範囲で最速の信号切り替え
を行うことができる。さらに上記第３トランジスタのゲ
ート及び上記第３トランジスタと並列接続されている上
記第２トランジスタの形成とともに形成されることよ
り、上記第３トランジスタのゲート及び上記第２トラン
ジスタの製造のバラツキに対応して遅延時間を設定する
ことができる。

【図面の簡単な説明】

【図１】 本発明の出力バッファ回路装置における一実
施例の構成を示す図である。

【図２】 図１に示す遅延素子の構成を示す等価回路図
である。

【図３】 図１に示す遅延素子の他の構成を示す等価回
路図である。

【図４】 図１に示す遅延素子の他の構成を示す等価回
路図である。

【図５】 図１に示す遅延素子の他の構成を示す等価回
路図である。

【図６】 （ａ）は信号ＱＰを示す図、（ｂ）は信号Ｑ
Ｎを示す図、（ｃ）は信号ＱＮＡにおける信号の立上り
を示す図、（ｄ）は信号ＱＮＢにおける信号の立上りを
示す図、（ｅ）はデータ出力端子における信号を示す
図、（ｆ）はグランドにおける電位変化を示す図であ
る。

【図７】 図４及び図５に示すＮＦ信号を送出するＮＦ
信号送出回路の一実施例を示す回路図である。

【図８】 ＮＦ信号送出回路の動作を説明するためのグ
ラフである。

【符号の説明】

１…Ｐチャネルトランジスタ、２…電源、３，４…Ｎチ
ャネルトランジスタ、５…データ出力端子、６，７…遅
延素子、８…抵抗素子、９…コンデンサ、１２，１９…
トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 19/003 Ｚ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 電源とグランドとの間に直列接続される
   第１導電型の第１トランジスタ及び第１導電型とは異な
   る第２導電型の第２トランジスタと、上記第２トランジ
   スタに対して並列接続され上記第２トランジスタと同じ
   導電型である第３トランジスタと、上記第１トランジス
   タと上記第２トランジスタとの接続点及び上記第３トラ
   ンジスタの一端子側に接続されるデータ出力端子と、上
   記第２トランジスタのゲート及び上記第３トランジスタ
   のゲートに出力端子がそれぞれ接続されそれぞれの入力
   端子に供給される同一の入力信号の立上り時間又は立下
   り時間をそれぞれ個別に遅延するそれぞれの遅延手段と
   を備えた出力バッファ回路装置において、 上記それぞれの遅延手段は上記入力端子と上記出力端子
   との間にそれぞれ抵抗値の異なる抵抗手段をそれぞれ有
   し、上記それぞれの抵抗手段は上記第３トランジスタの
   ゲート及び上記第３トランジスタと並列接続されている
   上記第２トランジスタのゲートとともに形成される配線
   のそれぞれの配線抵抗であることを特徴とする出力バッ
   ファ回路装置。
2. 【請求項２】 上記遅延手段は、上記データ出力端子に
   スイッチングノイズが出現しない範囲で最速に上記第２
   及び上記第３トランジスタのいずれか一つを駆動する第
   １遅延時間を有する第１遅延手段と、上記第１遅延手段
   により上記第２及び上記第３トランジスタのいずれか一
   つが駆動することで上記データ出力端子に出現する電位
   を維持するように上記第２及び第３トランジスタの残り
   のトランジスタを駆動する遅延時間を有する第２遅延手
   段とを備えた、請求項１記載の出力バッファ回路装置。
3. 【請求項３】 少なくともいずれか一つの上記遅延手段
   には、上記抵抗手段の接続される信号線に一端子を接続
   し上記電源にゲートを接続する第４トランジスタを備え
   た、請求項１又は２記載の出力バッファ回路装置。
4. 【請求項４】 上記第４トランジスタのゲートには上記
   電源に代えて、上記電源の電圧値が所定値を越える場合
   にのみ所定信号を送出する信号送出手段を接続した、請
   求項３記載の出力バッファ回路装置。
5. 【請求項５】 上記信号送出手段は、ソース側及びゲー
   ト側を上記電源に接続した第５トランジスタと、上記第
   ５トランジスタのドレイン側にソースを接続しゲートに
   は上記第５トランジスタのしきい値電圧を越える所定値
   の電圧が印加される上記第５トランジスタとは異なる導
   電型の第６トランジスタと、上記第６トランジスタのド
   レイン側とグランドとの間に直列接続される抵抗手段
   と、上記第６トランジスタのドレイン側と上記抵抗手段
   との間に接続され上記所定信号を送出する出力端子とを
   備えた、請求項４記載の出力バッファ回路装置。