JPH11191729A

JPH11191729A - 出力バッファ回路

Info

Publication number: JPH11191729A
Application number: JP9357155A
Authority: JP
Inventors: Kenichiro Kobayashi; 賢一郎小林
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1997-12-25
Filing date: 1997-12-25
Publication date: 1999-07-13
Anticipated expiration: 2017-12-25
Also published as: JP3838769B2

Abstract

(57)【要約】【課題】レイアウト面積を増大させることなく、電流の
スルーレートを制御してノイズの発生を抑制することが
できるのはもちろん、さらに高速動作が可能で、設計が
容易な出力バッファ回路を提供することにある。【解決手段】少なくとも２つに分割された出力最終段の
トランジスタと、これら出力最終段のトランジスタのゲ
ート端間に配置された電流電圧制限のトランジスタと、
内部信号線の電位に応じて、出力最終段の１つのトラン
ジスタのゲート端を駆動する駆動回路と、出力最終段の
残りのトランジスタのゲート端の電位を補正する電位補
正回路とを備え、出力最終段のトランジスタがオンする
時に、駆動回路によって、出力最終段の１つのトランジ
スタのゲート端を駆動するとともに、電流電圧制限のト
ランジスタを介して、出力最終段の残りのトランジスタ
のゲート端を駆動することにより、上記課題を解決す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電流のスルーレー
トを制御してノイズの発生を抑制することができる出力
バッファ回路に関する。

【０００２】

【従来の技術】一般的に、半導体装置の出力バッファ回
路には、インダクタンス成分の影響にによって、容量成
分を充放電する際に流れる電流量に応じた大きさのノイ
ズ（ｄｉ／ｄｔノイズ）が発生する。本出願人は、この
ような出力バッファ回路におけるノイズを抑制するため
に、既に特開平８−２２８１４１号公報において、電流
のスルーレートを制御する出力バッファ回路を提案して
いる。以下、同公報に開示の出力バッファ回路について
説明する。

【０００３】図６に示すように、同公報に開示の出力バ
ッファ回路５２は、内部信号線３２のレベルを反転出力
するインバータ１６ａ，１６ｂ、抵抗素子となるＮ型Ｍ
ＯＳトランジスタ（以下、ＮＭＯＳという）５４ａおよ
びＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）５
４ｂ、チャージアップおよびディスチャージ用のＰＭＯ
Ｓ２０ａおよびＮＭＯＳ２０ｂ、ならびに、２つに分割
された出力最終段のＰＭＯＳ２４ａ，２６ａおよびＮＭ
ＯＳ２４ｂ，２６ｂを有する。

【０００４】ここで、内部信号線３２は、インバータ１
６ａ，１６ｂの入力端、ＰＭＯＳ２０ａおよびＮＭＯＳ
２０ｂのゲート端に入力されている。また、インバータ
１６ａの出力端は、ＰＭＯＳ２４ａのゲート端およびＮ
ＭＯＳ５４ａのソース端に入力され、同様に、インバー
タ１６ｂの出力端は、ＮＭＯＳ２４ｂのゲート端および
ＰＭＯＳ５４ｂのソース端に入力され、ＮＭＯＳ５４ａ
およびＰＭＯＳ５４ｂのゲート端は各々電源およびグラ
ンドに接続されている。

【０００５】また、ＰＭＯＳ２０ａおよびＮＭＯＳ２０
ｂのソース端は、それぞれ電源およびグランドに接続さ
れ、そのドレイン端は、各々ＮＭＯＳ５４ａおよびＰＭ
ＯＳ５４ｂのドレイン端と短絡されて、各々ＰＭＯＳ２
６ａおよびＮＭＯＳ２６ｂのゲート端に入力されてい
る。また、ＰＭＯＳ２４ａ，２６ａおよびＮＭＯＳ２４
ｂ，２６ｂのソース端は各々電源およびグランドに接続
され、そのドレイン端は短絡されて出力パッド３４に接
続されている。

【０００６】また、インバータ１６ａは、ＰＭＯＳ５６
ａおよびＮＭＯＳ５８ａを有し、これらＰＭＯＳ５６ａ
およびＮＭＯＳ５８ａのソースは各々電源およびグラン
ドに接続され、そのゲートは短絡されてこのインバータ
１６ａの入力端とされ、そのドレインは短絡されてこの
インバータ１６ａの出力端とされている。また、インバ
ータ１６ｂは、ＰＭＯＳ５６ｂおよびＮＭＯＳ５８ｂを
有しており、その接続はインバータ１６ａの場合と同じ
である。

【０００７】この出力バッファ回路５２において、ま
ず、内部信号線３２がロウレベルの時、インバータ１６
ａの出力端はハイレベルであり、ＰＭＯＳ２４ａはオフ
状態である。また、ＰＭＯＳ２０ａはオン状態であり、
ＰＭＯＳ２６ａのゲート端は、ＰＭＯＳ２０ａによって
チャージアップされてハイレベルであるため、ＮＭＯＳ
５４ａおよびＰＭＯＳ２６ａもオフ状態である。一方、
インバータ１６ｂの出力端もハイレベルであり、ＮＭＯ
Ｓ２４ｂはオン状態である。

【０００８】また、ＮＭＯＳ２０ｂはオフ状態であり、
ＮＭＯＳ２６ｂのゲート端は、ＮＭＯＳ２０ｂによりデ
ィスチャージされず、オン状態のＰＭＯＳ５４ｂを通し
て、インバータ１６ｂによりプリチャージされてハイレ
ベルであるため、ＮＭＯＳ２６ｂもオン状態である。す
なわち、ＰＭＯＳ２４ａ，２６ａおよびＮＭＯＳ２４
ｂ，２６ｂのゲート端は全てハイレベルであり、出力パ
ッド３４における出力信号はロウレベルである。

【０００９】この状態から内部信号線３２がハイレベル
に変化した時、ＰＭＯＳ２４ａのゲート端は、インバー
タ１６ａによりディスチャージされてロウレベルとなる
ため、ＮＭＯＳ５４ａおよびＰＭＯＳ２４ａはオン状態
となる。また、ＰＭＯＳ２０ａがオフ状態となるが、Ｐ
ＭＯＳ２６ａのゲート端は、ＮＭＯＳ５４ａを通してイ
ンバータ１６ａにより徐々にディスチャージされてロウ
レベルとなるため、ＰＭＯＳ２６ａもオン状態となる。

【００１０】一方、ＮＭＯＳ２４ｂのゲート端は、イン
バータ１６ｂによりディスチャージされてロウレベルと
なるため、ＮＭＯＳ２４ｂはオフ状態となる。また、Ｎ
ＭＯＳ２０ｂがオン状態となり、ＮＭＯＳ２６ｂのゲー
ト端は、ＮＭＯＳ２０ｂにより急速にディスチャージさ
れてロウレベルとなるため、ＰＭＯＳ５４ｂおよびＮＭ
ＯＳ２６ｂはオフ状態となる。すなわち、出力パッド３
４は、ＰＭＯＳ２４ａ，２６ａによってチャージアップ
されてハイレベルとなる。

【００１１】上述するように、ＰＭＯＳ２４ａ，２６ａ
のゲート端にチャージアップされた電荷は、ともに１つ
のインバータ１６ａのＮＭＯＳ５８ａによりディスチャ
ージされる。この時、ＰＭＯＳ２６ａのゲート端にチャ
ージアップされた電荷は、ＮＭＯＳ５４ａを通してＰＭ
ＯＳ２４ａのゲート端に流れ込むため、ＰＭＯＳ２４
ａ，２６ａのゲート端にチャージアップされた電荷は、
全体的に緩やかにディスチャージされる。

【００１２】また、抵抗成分（Ｒ）となるＮＭＯＳ５４
ａと寄生容量成分（Ｃ）とによりＲＣ伝送路が構成さ
れ、ＰＭＯＳ２６ａのゲート端が、ＰＭＯＳ２４ａのゲ
ート端よりも遅延してディスチャージされるため、ＰＭ
ＯＳ２４ａ，２６ａのオン動作が緩慢になるとともに、
ＰＭＯＳ２４ａ，２６ａのオン状態となるタイミングを
必然的にずらすことができる。なお、内部信号線３２が
ハイレベルからロウレベルに変化する時も同じように動
作する。

【００１３】このように、同公報に開示の出力バッファ
回路５２においては、出力最終段のトランジスタを２つ
以上に分割し、これらの２つ以上に分割されたトランジ
スタのゲート端間に抵抗素子を配置し、この抵抗素子に
よって電気的に直列接続されたゲート端を１つの駆動回
路で駆動することによって、２つ以上に分割したトラン
ジスタのオン動作を緩慢にするとともにオンするタイミ
ングをずらし、急激な電流変化を抑制してノイズの発生
を防止している。

【００１４】ところで、標準化されているインターフェ
ース規格としては、例えばＳＣＳＩ３（Small Computer
Systems Interface）のように、高駆動能力（４８ｍ
Ａ）、かつ、低スルーレート（最大５２０ｍＶ／ｎｓ）
という相反する厳しい要求のものがある。これに対し、
同公報に開示の出力バッファ回路５２においては、例え
ば出力最終段のトランジスタの多分割化や、抵抗素子と
なるトランジスタの高抵抗化によって理論的には対応可
能である。

【００１５】しかしながら、現実的には、出力最終段の
トランジスタを多分割化した場合、抵抗素子となるトラ
ンジスタの個数や出力最終段のトランジスタのゲート端
の配線も増えるし、抵抗素子となるトランジスタを高抵
抗化する場合、例えばゲートアレイ等では予めトランジ
スタのサイズが決められており、一番小さいサイズのト
ランジスタの抵抗値よりも大きな抵抗値が必要であれ
ば、これを直列接続して高抵抗化することになるため、
結局、レイアウト面積が増大してしまう。

【００１６】また、トランジスタレベルの回路の検証に
は、例えばＳＰＩＣＥ（スパイス）等の回路シミュレー
タが用いられるが、回路シミュレータのパラメータは、
例えばゲートアレイ等の場合、通常、頻繁に使用される
トランジスタのサイズに合わせ込まれている。従って、
同公報に開示の出力バッファ回路５２において、例えば
抵抗素子となるトランジスタのサイズを極端に変更した
場合、シミュレーションの不整合といった問題が発生す
る可能性もある。

【００１７】また、同公報に開示の出力バッファ回路５
２においては、例えば出力最終段のトランジスタがオフ
状態の時には、抵抗素子となるトランジスタもオフ状態
となってしまうため、出力最終段のトランジスタのゲー
ト端の電位を駆動するまでに時間がかかり、出力パッド
３４が遷移する（動作を開始する）タイミングが時間的
に遅くなってしまい、スルーレートを遅くするに従っ
て、出力バッファ回路５２自体の遅延時間が増大してし
まう。

【００１８】また、標準的なインターフェース規格であ
るＧＴＬ（ガニング・トランシーバ・ロジック）やＰＥ
ＣＬ（疑似エミッタ結合ロジック）等のように、出力最
終段のトランジスタがオープンドレイン型やオープンソ
ース型のもので、外部で終端抵抗を介して終端電源に終
端される構成である場合、出力最終段のトランジスタが
オフ状態になった時の出力パッド３４の電位は、終端抵
抗と終端電源によって決定される電位に終端される。

【００１９】しかしながら、同公報に開示の出力バッフ
ァ回路５２は、出力最終段のトランジスタがオープンド
レイン型やオープンソース型のものに対応するものでは
なく、出力最終段のトランジスタがオフする時のスルー
レートは制御されない。従って、従来のオープンドレイ
ン型やオープンソース型の出力バッファ回路では、出力
最終段のトランジスタがオフとなり、出力パッドが所定
の電位に急激に終端されると、ノイズが発生する場合が
あるという問題点があった。

【００２０】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、レイアウト面積
を増大させることなく、電流のスルーレートを制御して
ノイズの発生を抑制することができるのはもちろん、さ
らに高速動作が可能で、設計が容易な出力バッファ回路
を提供することにある。また、本発明の他の目的は、オ
ープンドレイン型やオープンソース型の出力バッファ回
路において、電流のスルーレートを制御してノイズの発
生を抑制することができる出力バッファ回路を提供する
ことにある。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、ソース端が電源に接続され、ドレイン端
が短絡されて出力パッドに接続された第１のＰ型ＭＯＳ
トランジスタおよび少なくとも１つの第２のＰ型ＭＯＳ
トランジスタと、これら第１および第２のＰ型ＭＯＳト
ランジスタのゲート端間に配置され、ゲート端がグラン
ドに接続された第３のＰ型ＭＯＳトランジスタと、入力
端が内部信号線に接続され、出力端が前記第１のＰ型Ｍ
ＯＳトランジスタのゲート端に接続され、前記内部信号
線の電位に応じて前記第１のＰ型ＭＯＳトランジスタの
ゲート端を駆動する第１の駆動回路と、前記第２のＰ型
ＭＯＳトランジスタのゲート端に各々接続され、前記第
２のＰ型ＭＯＳトランジスタのゲート端の電位をグラン
ド電位まで各々ディスチャージする第１の電位補正回路
と、ソース端がグランドに接続され、ドレイン端が短絡
されて前記出力パッドに接続された第１のＮ型ＭＯＳト
ランジスタおよび少なくとも１つの第２のＮ型ＭＯＳト
ランジスタと、これら第１および第２のＮ型ＭＯＳトラ
ンジスタのゲート端間に配置され、ゲート端が電源に接
続された第３のＮ型ＭＯＳトランジスタと、入力端が前
記内部信号線に接続され、出力端が前記第１のＮ型ＭＯ
Ｓトランジスタのゲート端に接続され、前記内部信号線
の電位に応じて前記第１のＮ型ＭＯＳトランジスタのゲ
ート端を駆動する第２の駆動回路と、前記第２のＮ型Ｍ
ＯＳトランジスタのゲート端に各々接続され、前記第２
のＮ型ＭＯＳトランジスタのゲート端の電位を電源電位
まで各々チャージアップする第２の電位補正回路とを備
えることを特徴とする出力バッファ回路を提供するもの
である。

【００２２】ここで、上記出力バッファ回路であって、
さらに、ゲート端が前記内部信号線に接続され、ソース
端が電源に接続され、ドレイン端が前記第２のＰ型ＭＯ
Ｓトランジスタのゲート端に各々接続された第４のＰ型
ＭＯＳトランジスタと、ゲート端が前記内部信号線に接
続され、ソース端がグランドに接続され、ドレイン端が
前記第２のＮ型ＭＯＳトランジスタのゲート端に各々接
続された第４のＮ型ＭＯＳトランジスタとを備えるのが
好ましい。

【００２３】また、上記各出力バッファ回路であって、
前記第１の駆動回路が、入力端が前記内部信号線に接続
され、出力端が前記第１のＰ型ＭＯＳトランジスタのゲ
ート端に接続された第１のインバータであり、前記第２
の駆動回路が、入力端が前記内部信号線に接続され、出
力端が前記第１のＮ型ＭＯＳトランジスタのゲート端に
接続された第２のインバータであるのが好ましい。

【００２４】また、上記各出力バッファ回路であって、
さらに、前記第１のＰ型ＭＯＳトランジスタのゲート端
に接続され、前記第１のＰ型ＭＯＳトランジスタのゲー
ト端の電位をグランド電位までディスチャージする第３
の電位補正回路と、前記第１のＮ型ＭＯＳトランジスタ
のゲート端に接続され、前記第１のＮ型ＭＯＳトランジ
スタのゲート端の電位を電源電位までチャージアップす
る第４の電位補正回路とを備え、前記第１の駆動回路
が、前記第１のＰ型ＭＯＳトランジスタのゲート端とグ
ランドとの間に配置された第５のＰ型ＭＯＳトランジス
タと、入力端が前記内部信号線に接続され、出力端が前
記第５のＰ型ＭＯＳトランジスタのゲート端に接続され
た第１のインバータとを有し、前記第２の駆動回路が、
前記第１のＮ型ＭＯＳトランジスタのゲート端と電源と
の間に配置された第５のＮ型ＭＯＳトランジスタと、入
力端が前記内部信号線に接続され、出力端が前記第５の
Ｎ型ＭＯＳトランジスタのゲート端に接続された第２の
インバータとを有するのが好ましい。

【００２５】また、前記第３のＰ型ＭＯＳトランジスタ
のゲート端をグランドに接続する代わりに、少なくとも
前記第３のＰ型ＭＯＳトランジスタのソース端またはド
レイン端の電位が、しきい値電圧と基板バイアス効果分
の電圧とを加えた電位よりも高い時にグランド電位を出
力する内部信号線に接続し、前記第３のＮ型ＭＯＳトラ
ンジスタのゲート端をグランドに接続する代わりに、少
なくとも前記第３のＮ型ＭＯＳトランジスタのソース端
またはドレイン端の電位が、しきい値電圧と基板バイア
ス効果分の電圧とを加えた電位よりも低い時に電源電位
を出力する内部信号線に接続するのが好ましい。

【００２６】また、本発明は、ソース端が電源に接続さ
れ、ドレイン端が短絡されて出力パッドに接続された第
１のＰ型ＭＯＳトランジスタおよび少なくとも１つの第
２のＰ型ＭＯＳトランジスタと、これら第１および第２
のＰ型ＭＯＳトランジスタのゲート端間に配置され、ゲ
ート端がグランドに接続された第３のＰ型ＭＯＳトラン
ジスタと、ゲート端が内部信号線に接続され、ソース端
が電源に接続され、ドレイン端が前記第１または第２の
Ｐ型ＭＯＳトランジスタのゲート端の内の１つに接続さ
れた第４のＰ型ＭＯＳトランジスタと、入力端が前記内
部信号線に接続され、出力端が前記第１のＰ型ＭＯＳト
ランジスタのゲート端に接続され、前記内部信号線の電
位に応じて前記第１のＰ型ＭＯＳトランジスタのゲート
端を駆動する駆動回路と、前記第２のＰ型ＭＯＳトラン
ジスタのゲート端に各々接続され、前記第２のＰ型ＭＯ
Ｓトランジスタのゲート端の電位をグランド電位まで各
々ディスチャージする電位補正回路とを備えることを特
徴とする出力バッファ回路を提供するものである。

【００２７】ここで、上記出力バッファ回路であって、
前記駆動回路が、ゲート端が前記内部信号線に接続さ
れ、ソース端がグランドに接続され、ドレイン端が前記
第１のＰ型ＭＯＳトランジスタのゲート端に接続された
Ｎ型ＭＯＳトランジスタであるのが好ましい。

【００２８】また、上記出力バッファ回路であって、さ
らに、前記第１のＰ型ＭＯＳトランジスタのゲート端に
接続され、前記第１のＰ型ＭＯＳトランジスタのゲート
端の電位をグランド電位までディスチャージする電位補
正回路を備え、前記駆動回路が、前記第１のＰ型ＭＯＳ
トランジスタのゲート端とグランドとの間に配置された
第５のＰ型ＭＯＳトランジスタと、入力端が前記内部信
号線に接続され、出力端が前記第５のＰ型ＭＯＳトラン
ジスタのゲート端に接続されたインバータとを有するの
が好ましい。

【００２９】また、前記第３のＰ型ＭＯＳトランジスタ
のゲート端をグランドに接続する代わりに、少なくとも
前記第３のＰ型ＭＯＳトランジスタのソース端またはド
レイン端の電位が、しきい値電圧と基板バイアス効果分
の電圧とを加えた電位よりも高い時にグランド電位を出
力する内部信号線に接続するのが好ましい。

【００３０】また、本発明は、ソース端がグランドに接
続され、ドレイン端が短絡されて出力パッドに接続され
た第１のＮ型ＭＯＳトランジスタおよび少なくとも１つ
の第２のＮ型ＭＯＳトランジスタと、これら第１および
第２のＮ型ＭＯＳトランジスタのゲート端間に配置さ
れ、ゲート端が電源に接続された第３のＮ型ＭＯＳトラ
ンジスタと、ゲート端が内部信号線に接続され、ソース
端がグランドに接続され、ドレイン端が前記第１または
第２のＮ型ＭＯＳトランジスタのゲート端の内の１つに
接続された第４のＮ型ＭＯＳトランジスタと、入力端が
前記内部信号線に接続され、出力端が前記第１のＮ型Ｍ
ＯＳトランジスタのゲート端に接続され、前記内部信号
線の電位に応じて前記第１のＮ型ＭＯＳトランジスタの
ゲート端を駆動する駆動回路と、前記第２のＮ型ＭＯＳ
トランジスタのゲート端に各々接続され、前記第２のＮ
型ＭＯＳトランジスタのゲート端の電位を電源電位まで
各々チャージアップする電位補正回路とを備えることを
特徴とする出力バッファ回路を提供するものである。

【００３１】ここで、上記出力バッファ回路であって、
前記駆動回路が、ゲート端が前記内部信号線に接続さ
れ、ソース端が電源に接続され、ドレイン端が前記第１
のＮ型ＭＯＳトランジスタのゲート端に接続されたＰ型
ＭＯＳトランジスタであるのが好ましい。

【００３２】また、上記出力バッファ回路であって、さ
らに、前記第１のＮ型ＭＯＳトランジスタのゲート端に
接続され、前記第１のＮ型ＭＯＳトランジスタのゲート
端の電位を電源電位までチャージアップする電位補正回
路を備え、前記駆動回路が、前記第１のＮ型ＭＯＳトラ
ンジスタのゲート端と電源との間に配置された第５のＮ
型ＭＯＳトランジスタと、入力端が前記内部信号線に接
続され、出力端が前記第５のＮ型ＭＯＳトランジスタの
ゲート端に接続されたインバータとを有するのが好まし
い。

【００３３】また、前記第３のＮ型ＭＯＳトランジスタ
のゲート端をグランドに接続する代わりに、少なくとも
前記第３のＮ型ＭＯＳトランジスタのソース端またはド
レイン端の電位が、しきい値電圧と基板バイアス効果分
の電圧とを加えた電位よりも低い時に電源電位を出力す
る内部信号線に接続するのが好ましい。

【００３４】また、上記各出力バッファ回路において、
前記電位補正回路は、各々対応するゲート端の電位が所
定電位に到達したことを検出して電位補正をかけるもの
である、もしくは、前記内部信号線の電位を検出してか
ら、所定時間後に各々対応するゲート端に電位補正をか
けるものであるのが好ましい。

【００３５】また、前記第３のＰ型ＭＯＳトランジスタ
のゲート端をグランドに接続する代わりに、少なくとも
前記第３のＰ型ＭＯＳトランジスタのソース端またはド
レイン端の電位が、しきい値電圧と基板バイアス効果分
の電圧とを加えた電位よりも高い時にグランド電位を出
力する内部信号線に接続し、前記第３のＮ型ＭＯＳトラ
ンジスタのゲート端をグランドに接続する代わりに、少
なくとも前記第３のＮ型ＭＯＳトランジスタのソース端
またはドレイン端の電位が、しきい値電圧と基板バイア
ス効果分の電圧とを加えた電位よりも低い時に電源電位
を出力する内部信号線に接続するのが好ましい。

【００３６】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の出力バッファ回路を詳細に説
明する。図１は、本発明の出力バッファ回路の第１の実
施例の構成回路図である。図示例の出力バッファ回路１
０は、内部信号線３２の状態に応じて、出力パッド３４
を排他的にチャージアップおよびディスチャージするチ
ャージアップ回路１２およびディスチャージ回路１４を
有する。

【００３７】図示例の出力バッファ回路１０において、
まず、チャージアップ回路１２は、内部信号線３２のレ
ベルを反転出力するインバータ１６ａ、電流制限および
電圧制限のトランジスタであるＰ型ＭＯＳトランジスタ
（以下、ＰＭＯＳという）１８ａ、チャージアップ用の
トランジスタであるＰＭＯＳ２０ａ、ロウレベル補正回
路（以下、Ｌ補正回路という）２２ａ、２つに分割され
た出力最終段のトランジスタであるＰＭＯＳ２４ａ，２
６ａを有する。

【００３８】これに対して、ディスチャージ回路１４
は、内部信号線３２のレベルを反転出力するインバータ
１６ｂ、電流制限および電圧制限のトランジスタである
Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１８
ｂ、ディスチャージ用のトランジスタであるＮＭＯＳ２
０ｂ、ハイレベル補正回路（以下、Ｈ補正回路という）
２２ｂ、２つに分割された出力最終段のトランジスタで
あるＮＭＯＳ２４ｂ，２６ｂを有する。

【００３９】ここで、内部信号線３２は、インバータ１
６ａ，１６ｂの入力端、ＰＭＯＳ２０ａおよびＮＭＯＳ
２０ｂのゲート端に入力されている。また、インバータ
１６ａの出力端は、ＰＭＯＳ２４ａのゲート端およびＰ
ＭＯＳ１８ａのドレイン端に入力され、同様に、インバ
ータ１６ｂの出力端は、ＮＭＯＳ２４ｂのゲート端およ
びＮＭＯＳ１８ｂのドレイン端に入力され、ＰＭＯＳ１
８ａおよびＮＭＯＳ１８ｂのゲート端はそれぞれグラン
ドおよび電源に接続されている。

【００４０】また、ＰＭＯＳ２０ａおよびＮＭＯＳ２０
ｂのソース端は、それぞれ電源およびグランドに接続さ
れ、そのドレイン端は、それぞれＰＭＯＳ１８ａおよび
ＮＭＯＳ１８ｂのソース端と短絡されて、それぞれＰＭ
ＯＳ２６ａおよびＮＭＯＳ２６ｂのゲート端に入力され
ている。また、ＰＭＯＳ２４ａ，２６ａおよびＮＭＯＳ
２４ｂ，２６ｂのソース端はそれぞれ電源およびグラン
ドに接続され、そのドレイン端は短絡されて出力パッド
３４に接続されている。

【００４１】また、Ｌ補正回路２２ａは、ＰＭＯＳ２６
ａのゲート端のロウレベルの電位を補正するもので、図
示例においては、ＮＭＯＳ２８ａおよびインバータ３０
ａを有する。インバータ３０ａの入力端はＰＭＯＳ２６
ａのゲート端に接続され、その出力端はＮＭＯＳ２８ａ
のゲート端に入力されている。また、ＮＭＯＳ２８ａの
ソース端はグランドに接続され、そのドレイン端はＰＭ
ＯＳ２６ａのゲート端に接続されている。

【００４２】これに対し、Ｈ補正回路２２ｂは、ＮＭＯ
Ｓ２６ｂのゲート端のハイレベルの電位を補正するもの
で、図示例においては、ＰＭＯＳ２８ｂおよびインバー
タ３０ｂを有する。インバータ３０ｂの入力端はＮＭＯ
Ｓ２６ｂのゲート端に接続され、その出力端はＮＭＯＳ
２８ｂのゲート端に入力されている。また、ＰＭＯＳ２
８ｂのソース端は電源に接続され、そのドレイン端はＮ
ＭＯＳ２６ｂのゲート端に接続されている。

【００４３】次に、図２に示すグラフを参照しながら、
本発明の第１の実施例の出力バッファ回路１０の動作に
ついて説明する。図２は、本発明の出力バッファ回路の
動作を表す一実施例のグラフである。ここで、同図
（ａ）は、出力最終段のトランジスタであるＰＭＯＳ２
６ａのゲート端の電位を表し、同図（ｂ）は、出力パッ
ド３４の電位を表す。なお、図中縦軸は電位（Ｖ）を示
し、横軸は時間（ｔ）を示す。

【００４４】この出力バッファ回路１０において、ま
ず、内部信号線３２がロウレベルの時、インバータ１６
ａ，１６ｂの出力端はいずれもハイレベルであり、ＰＭ
ＯＳ２０ａはオン状態、ＮＭＯＳ２０ｂはオフ状態であ
る。

【００４５】この時、チャージアップ回路１２におい
て、ＰＭＯＳ２４ａ，２６ａのゲート端は、各々インバ
ータ１６ａおよびＰＭＯＳ２０ａによってチャージアッ
プされている。従って、ＰＭＯＳ１８ａはオン状態であ
る。また、Ｌ補正回路２２ａのインバータ３０ａの出力
端は、ＰＭＯＳ２６ａのゲート端の電位が反転されてロ
ウレベルであるため、ＮＭＯＳ２８ａはオフ状態であ
り、ＰＭＯＳ２４ａ，２６ａはいずれもオフ状態であ
る。

【００４６】一方、ディスチャージ回路１４において、
ＮＭＯＳ２４ｂ，２６ｂのゲート端は、各々インバータ
１６ｂおよびＨ補正回路２２ｂのＰＭＯＳ２８ｂによっ
てチャージアップされている。すなわち、ＮＭＯＳ１８
ｂはオフ状態であり、Ｈ補正回路２２ｂのインバータ３
０ｂの出力端は、ＮＭＯＳ２６ｂのゲート端の電位が反
転されてロウレベルであるため、ＰＭＯＳ２８ｂはオン
状態であり、ＮＭＯＳ２４ｂ，２６ｂはいずれもオン状
態である。

【００４７】このように、内部信号線３２がロウレベル
の時、ＰＭＯＳ２４ａ，２６ａおよびＮＭＯＳ２４ｂ，
２６ｂのゲート端はいずれもハイレベルであり、ＰＭＯ
Ｓ２４ａ，２６ａはオフ状態、ＮＭＯＳ２４ｂ，２６ｂ
はオン状態、出力パッド３４は、ＮＭＯＳ２４ｂ，２６
ｂによってディスチャージされてロウレベルである。ま
た、ＰＭＯＳ１８ａはオン状態、ＮＭＯＳ１８ｂはオフ
状態であり、Ｌ補正回路２２ａはオフ状態、Ｈ補正回路
２２ｂはオン状態である。

【００４８】続いて、内部信号線３２がロウレベルから
ハイレベルに変化した時、インバータ１６ａ，１６ｂの
出力端はいずれもロウレベルとなり、ＰＭＯＳ２０ａは
オフ状態、ＮＭＯＳ２０ｂはオン状態となる。

【００４９】この時、チャージアップ回路１２において
は、まず、インバータ１６ａによって、ＰＭＯＳ２４ａ
のゲート端がディスチャージされ、ＰＭＯＳ１８ａの抵
抗成分（Ｒ）と寄生容量成分（Ｃ）とのＲＣ遅延による
遅延時間の後、ＰＭＯＳ２６ａのゲート端が、既にオン
状態であるＰＭＯＳ１８ａを介してディスチャージされ
る（電流制限）。これにより、ＰＭＯＳ２４ａ，２６ａ
は、そのゲート端がディスチャージされるとともに次第
にオン状態となる。

【００５０】続いて、ＰＭＯＳ１８ａは、ＰＭＯＳ２６
ａのゲート端がディスチャージされ、（しきい値電圧＋
基板バイアス効果分の電圧）に近づくとともに次第にオ
フ状態となる（電圧制限）。従って、ＰＭＯＳ２６ａの
ゲート端は、（しきい値電圧＋基板バイアス効果分の電
圧）付近でディスチャージがほぼ停止され、ＰＭＯＳ２
６ａが完全にオン状態とはなっていないため、この時点
におけるＰＭＯＳ２６ａの駆動能力は制限される。

【００５１】また、ＰＭＯＳ２６ａのゲート端の電位
は、Ｌ補正回路２２ａのインバータ３０ａによって反転
され、ＮＭＯＳ２８ａのゲート端に入力されている。Ｎ
ＭＯＳ２８ａは、ＰＭＯＳ２６ａのゲート端がディスチ
ャージされ、（しきい値電圧＋基板バイアス効果分の電
圧）に近づき所定の電位に達しインバータ３０ａがそれ
を検出した時点でオン状態になる。これにより、ＰＭＯ
Ｓ２６ａのゲート端は、Ｌ補正回路２２ａのＮＭＯＳ２
８ａを介してグランド電位までディスチャージされる。

【００５２】ここで、図６に示す出力バッファ回路５２
では、抵抗素子となるＮＭＯＳ５４ａのオン抵抗を大き
くする必要があり、その電流駆動能力が小さくなるた
め、また、内部信号線３２がロウレベルからハイレベル
に変化した時、最初ＮＭＯＳ５４ａはオフ状態であり、
そのソース端の電位が（しきい値電圧＋基板バイアス効
果分の電圧）を越えてディスチャージされた後にオン状
態となるため、ＰＭＯＳ２６ａのゲート端は一定遅延後
緩やかにグランド電位までディスチャージされる。

【００５３】これに対し、出力バッファ回路１０では、
出力バッファ回路５２と同じ電流のスルーレートを実現
する場合、電圧制限の作用のためにＰＭＯＳ１８ａのオ
ン抵抗を大きくする必要がなく、電流駆動能力を大きく
することができるため、また、内部信号線３２がロウレ
ベルからハイレベルに変化した時、ＰＭＯＳ１８ａは既
にオン状態であるため、ＰＭＯＳ２６ａのゲート端は、
インバータ１６ａにより、ＰＭＯＳ１８ａを介して高速
にディスチャージされる。

【００５４】従って、図２（ａ）のグラフに示すよう
に、内部信号線３２がロウレベルからハイレベルに変化
した時、ＰＭＯＳ２６ａのゲート端は、（しきい値電圧
＋基板バイアス効果分の電圧）までは、インバータ１６
ａにより、ＰＭＯＳ１８ａを介して高速にディスチャー
ジされ、この時点でインバータ１６ａによるディスチャ
ージがほぼ停止された後、Ｌ補正回路２２ａのＮＭＯＳ
２８ａによってグランド電位まで適度に高速にディスチ
ャージされる。

【００５５】このように、本発明の出力バッファ回路１
０では、上述するＰＭＯＳ１８ａの電流制限と電圧制限
の両方の作用によって、出力最終段のトランジスタであ
るＰＭＯＳ２４ａ，２６ａを必要以上に多分割化する必
要がなく、なおかつ、ＰＭＯＳ１８ａによる抵抗成分を
増大する必要がないため、トランジスタのゲート幅
（Ｗ）を極端に短くしたり、ゲート長（Ｌ）を極端に長
くする必要もなくなり、レイアウトを含めた回路設計が
容易となる。

【００５６】また、図２（ｂ）のグラフに示すように、
出力パッド３４は、ＰＭＯＳ２６ａのゲート端の電位
が、（しきい値電圧＋基板バイアス効果分の電圧）にな
るまでは高速にディスチャージされるため、出力パッド
３４がロウレベルからハイレベルに立ち上がる（動作を
開始する）タイミングが時間的に早くなる。従って、出
力バッファ回路１０による遅延時間を増大することな
く、ノイズの発生を効果的に抑制することができる。

【００５７】一方、ディスチャージ回路１４において
は、内部信号線３２がロウレベルからハイレベルに変化
した時、ＮＭＯＳ２４ｂ，２６ｂのゲート端が、各々イ
ンバータ１６ｂおよびＮＭＯＳ２０ｂによってディスチ
ャージされる。従って、ＰＭＯＳ１８ｂはオン状態とな
る。また、Ｈ補正回路２２ｂのインバータ３０ｂの出力
端はハイレベル、ＰＭＯＳ２８ｂはオフ状態となり、Ｐ
ＭＯＳ２４ｂ，２６ｂはいずれもオフ状態となる。

【００５８】このように、内部信号線３２がロウレベル
からハイレベルに変化した時、ＰＭＯＳ２４ａ，２６ａ
およびＮＭＯＳ２４ｂ，２６ｂのゲート端はいずれもロ
ウレベルとなり、ＰＭＯＳ２４ａ，２６ａはオン状態、
ＮＭＯＳ２４ｂ，２６ｂはオフ状態、出力パッド３４
は、ＰＭＯＳ２４ａ，２６ａによってチャージアップさ
れてハイレベルとなる。また、ＰＭＯＳ１８ａはオフ状
態、ＮＭＯＳ１８ｂはオン状態、Ｌ補正回路２２ａはオ
ン状態、Ｈ補正回路２２ｂはオフ状態となる。

【００５９】続いて、内部信号線３２がハイレベルから
ロウレベルに変化した時、インバータ１６ａ，１６ｂの
出力端はいずれもハイレベルとなり、ＰＭＯＳ２０ａは
オン状態、ＮＭＯＳ２０ｂはオフ状態となる。この場
合、基本的に、ＰＭＯＳとＮＭＯＳ、チャージアップと
ディスチャージ、オンとオフが反対になるだけで、上述
するように、内部信号線３２がロウレベルからハイレベ
ルに変化した時と全く同じように動作するため、その動
作説明については省略する。

【００６０】なお、チャージアップ用のＰＭＯＳ２０ａ
およびディスチャージ用のＮＭＯＳ２０ｂは、各々出力
最終段のトランジスタであるＰＭＯＳ２４ａ，２６ａお
よびＮＭＯＳ２４ｂ，２６ｂのオフ動作を高速にするた
めのものである。これらのＰＭＯＳ２０ａおよびＮＭＯ
Ｓ２０ｂがなくても機能上問題はないが、必要に応じて
適宜備えるのが好ましい。また、インバータ１６ａ，１
６ｂを、１つのインバータで構成するようにしてもよ
い。

【００６１】本発明の第１の実施例の出力バッファ回路
１０は、基本的に以上のようなものである。続いて、図
３に示す構成回路図を参照しながら、本発明の第２の実
施例の出力バッファ回路について説明する。ここで、図
３（ａ）および（ｂ）は、各々出力最終段のトランジス
タがオープンソース型およびオープンドレイン型の本発
明の出力バッファ回路の一例を示す。

【００６２】まず、同図（ａ）に示す出力バッファ回路
３６は、図１に示す出力バッファ回路１０と比べて、デ
ィスチャージ回路１４がない点、チャージアップ回路１
２のインバータ１６ａの代わりにＮＭＯＳ３８ａを用い
ている点の２つが相違するだけである。ここで、ＮＭＯ
Ｓ３８ａのソース端はグランドに接続され、そのゲート
端は内部信号線３２に接続され、そのドレイン端は、Ｐ
ＭＯＳ２４ａのゲート端に接続されている。

【００６３】この出力バッファ回路３６において、内部
信号線３２がロウレベルからハイレベルに変化した時
は、図１に示す出力バッファ回路１０のチャージアップ
回路１２と全く同じように動作する。すなわち、ＮＭＯ
Ｓ３８ａはオン状態、ＰＭＯＳ２４ａ，２６ａはオン状
態となり、出力パッド３４は、ＰＭＯＳ２４ａ，２６ａ
によってチャージアップされてハイレベルとなる。ま
た、ＰＭＯＳ１８ａはオフ状態、Ｌ補正回路２２ａはオ
ン状態となる。

【００６４】続いて、内部信号線３２がハイレベルから
ロウレベルに変化した時、ＰＭＯＳ２０ａはオン状態、
ＮＭＯＳ３８ａはオフ状態となる。この時、ＰＭＯＳ２
０ａによって、ＰＭＯＳ２６ａのゲート端がチャージア
ップされ、Ｌ補正回路２２ａのＮＭＯＳ２８ａは、ＰＭ
ＯＳ２６ａのゲート端がチャージアップされて、（しき
い値電圧＋基板バイアス効果分の電圧）に近づくととも
に次第にオフ状態となる。

【００６５】一方、ＰＭＯＳ１８ａは、ＰＭＯＳ２６ａ
のゲート端がチャージアップされ、（しきい値電圧＋基
板バイアス効果分の電圧）に近づくとともに次第にオン
状態となり、ＰＭＯＳ１８ａの抵抗成分（Ｒ）と寄生容
量成分（Ｃ）とのＲＣ遅延による遅延時間の後、ＰＭＯ
Ｓ２４ａのゲート端が、オン状態のＰＭＯＳ１８ａを介
してチャージアップされ、ＰＭＯＳ２６ａ，２４ａの順
番で次第にオフ状態になる。

【００６６】また、同図（ｂ）に示す出力バッファ回路
４２は、図１に示す出力バッファ回路１０と比べて、チ
ャージアップ回路１２がない点、ディスチャージ回路１
４のインバータ１６ｂの代わりにＰＭＯＳ３８ｂを用い
ている点の２つが相違するだけである。ここで、ＰＭＯ
Ｓ３８ｂのソース端は電源に接続され、そのゲート端は
内部信号線３２に接続され、そのドレイン端は、ＮＭＯ
Ｓ２４ｂのゲート端に接続されている。

【００６７】この出力バッファ回路４２は、基本的に、
ＰＭＯＳとＮＭＯＳ、チャージアップとディスチャー
ジ、オンとオフが反対になるだけで、図３（ａ）に示す
出力バッファ回路３６と全く同じように動作する。

【００６８】このように、出力バッファ回路３６，４２
においては、出力最終段のトランジスタであるＰＭＯＳ
２４ａ，２６ａやＮＭＯＳ２４ｂ，２６ｂがオンする時
はもちろん、オフする時にも急激にオフ状態とせずに、
タイミングをずらして徐々にオフ状態とすることによっ
て、出力パッド３４の電位が終端抵抗４０ａ，４０ｂに
より決定される所定の電位に終端される時のノイズの発
生を効果的に抑制することができる。

【００６９】なお、本発明は図示例のものだけに限定さ
れず、例えば出力最終段のトランジスタであるＰＭＯＳ
２４ａ，２６ａがオフする時に、出力パッド３４が終端
抵抗４０ａによってグランド電位に終端されるのを補助
したり、同じように、ＮＭＯＳ２４ｂ，２６ｂがオフす
る時に、出力パッド３４が終端抵抗４０ｂによって電源
電位に終端されるのを補助するいわゆるアクティブネゲ
ーション（Active Negation ）回路を有するものにも適
用可能である。

【００７０】また、図示例では、インバータ１６ａおよ
び１６ｂの代わりに、各々ＮＭＯＳ３８ａおよびＰＭＯ
Ｓ３８ｂを用い、チャージアップ用のＰＭＯＳ２０ａお
よびディスチャージ用のＮＭＯＳ２０ｂを設けている
が、これに限定されず、例えばＮＭＯＳ３８ａおよびＰ
ＭＯＳ３８ｂの代わりに、各々インバータ１６ａおよび
１６ｂを用い、チャージアップ用のＰＭＯＳ２０ａおよ
びディスチャージ用のＮＭＯＳ２０ｂを設けないように
してもよい。

【００７１】本発明の第２の実施例の出力バッファ回路
３６，４２は、基本的に以上のようなものである。続い
て、図４に示す構成回路図を参照しながら、本発明の第
３の実施例の出力バッファ回路について説明する。ここ
で、図４（ａ）および（ｂ）は、各々Ｌ補正回路２２ａ
およびＨ補正回路２２ｂの別の例を示す。

【００７２】図４（ａ）および（ｂ）に示すＬ補正回路
２２ａおよびＨ補正回路２２ｂは、各々図１に示す出力
バッファ回路１０のＬ補正回路２２ａおよびＨ補正回路
２２ｂと比べて、インバータ３０ａおよび３０ｂの代わ
りに遅延回路４４ａおよび４４ｂを用いている点が相違
するだけである。ここで、遅延回路４４ａおよび４４ｂ
の入力端は内部信号線３２に接続され、その出力端は、
各々ＮＭＯＳ２８ａおよびＰＭＯＳ２８ｂのゲート端に
接続されている。

【００７３】例えば、図１に示す出力バッファ回路１０
のＬ補正回路２２ａおよびＨ補正回路２２ｂは、出力最
終段のトランジスタのゲート端の電位を検出して、一定
の電位に到達した時点で電位補正を行っているが、図４
に示すＬ補正回路２２ａおよびＨ補正回路２２ｂは、内
部信号線３２の電位を検出してから、出力最終段のトラ
ンジスタのゲート端の電位が一定の電位に到達したと思
われる一定時間後に電位補正を行う。

【００７４】なお、遅延回路４４ａ，４４ｂは、ゲート
遅延等を用いて構成することができる。また、図４に示
すＬ補正回路２２ａおよびＨ補正回路２２ｂは、図１や
図３に示す出力バッファ回路１０，３６，４２に限ら
ず、本発明を適用する全ての出力バッファ回路に適用可
能である。また、本発明の出力バッファ回路で用いるＬ
補正回路およびＨ補正回路の具体的な回路構成は図示例
のものに限定されず、適宜変更が可能である。

【００７５】本発明の第３の実施例の出力バッファ回路
は、基本的に以上のようなものである。続いて、図５に
示す構成回路図を参照しながら、本発明の第４の実施例
の出力バッファ回路について説明する。ここで、図５
（ａ）および（ｂ）は、各々チャージアップ回路１２お
よびディスチャージ回路１４の別の例を示す。

【００７６】まず、図５（ａ）に示すチャージアップ回
路１２は、図１に示す出力バッファ回路１０のチャージ
アップ回路１２と比べて、インバータ１６ａの代わり
に、インバータ４８ａおよびＰＭＯＳ１８ａに相当する
ＰＭＯＳ４６ａを用いている点、ＰＭＯＳ２４ａのゲー
ト端にも、Ｌ補正回路２２ａに相当するＬ補正回路５０
ａを有する点の２つが相違するだけである。

【００７７】ここで、インバータ４８ａの入力端は内部
信号線３２に接続され、その出力端はＰＭＯＳ４６ａの
ゲート端に接続されている。また、ＰＭＯＳ４６ａのド
レイン端はグランドに接続され、そのソース端はＰＭＯ
Ｓ２４ａのゲート端に接続されている。また、ＰＭＯＳ
２４ａのゲート端にはＬ補正回路５０ａが接続されてい
る。

【００７８】このチャージアップ回路１２において、内
部信号線３２がロウレベルからハイレベルに変化した
時、ＰＭＯＳ２０ａはオフ状態となり、インバータ４８
ａを介してＰＭＯＳ４６ａはオン状態となる。

【００７９】まず、ＰＭＯＳ４６ａによって、ＰＭＯＳ
２４ａのゲート端がディスチャージされ、ＰＭＯＳ１８
ａの抵抗成分（Ｒ）と寄生容量成分（Ｃ）とのＲＣ遅延
による遅延時間の後、ＰＭＯＳ２６ａのゲート端が、既
にオン状態であるＰＭＯＳ１８ａを介してディスチャー
ジされる。これにより、ＰＭＯＳ２４ａ，２６ａは、そ
のゲート端がこの順番でディスチャージされ、ディスチ
ャージされるとともに次第にオン状態となる。

【００８０】ＰＭＯＳ４６ａは、ＰＭＯＳ２４ａのゲー
ト端がディスチャージされ、しきい値電圧に近づくとと
もに次第にオフ状態となる。従って、ＰＭＯＳ２４ａの
ゲート端は、ＰＭＯＳ４６ａのしきい値電圧付近でＰＭ
ＯＳ４６ａによるディスチャージが停止された後、Ｌ補
正回路５０ａによってグランド電位までディスチャージ
される。なお、これ以後の動作は、図１に示すチャージ
アップ回路１２の動作と同じである。

【００８１】また、内部信号線３２がハイレベルからロ
ウレベルに変化した時、ＰＭＯＳ２０ａはオン状態、Ｐ
ＭＯＳ４６ａはオフ状態となる。この時の動作は、基本
的に、図３（ａ）に示す出力バッファ回路３６の動作と
同じである。すなわち、ＰＭＯＳ２０ａによって、ＰＭ
ＯＳ２６ａのゲート端がチャージアップされ、ＰＭＯＳ
１８ａを介して、ＰＭＯＳ２４ａのゲート端もチャージ
アップされ、ＰＭＯＳ２６ａ，２４ａの順番で次第にオ
フ状態となる。

【００８２】また、図５（ｂ）に示すディスチャージ回
路１４は、図１に示す出力バッファ回路１０のディスチ
ャージ回路１４と比べて、インバータ１６ｂの代わり
に、インバータ４８ｂおよびＮＭＯＳ１８ｂに相当する
ＮＭＯＳ４６ｂを用いている点、ＮＭＯＳ２４ｂのゲー
ト端にも、Ｈ補正回路２２ｂに相当するＨ補正回路５０
ｂを有する点の２つが相違するだけである。

【００８３】ここで、インバータ４８ｂの入力端は内部
信号線３２に接続され、その出力端はＮＭＯＳ４６ｂの
ゲート端に接続されている。また、ＮＭＯＳ４６ｂのド
レイン端は電源に接続され、そのソース端はＮＭＯＳ２
４ｂのゲート端に接続されている。また、ＮＭＯＳ２４
ｂのゲート端にはＨ補正回路５０ｂが接続されている。

【００８４】このディスチャージ回路１４は、基本的
に、ＰＭＯＳとＮＭＯＳ、チャージアップとディスチャ
ージ、オンとオフが反対になるだけで、図５（ａ）に示
すチャージアップ回路１２と全く同じように動作する。
この実施例で示すように、本発明の出力バッファ回路に
おいては、出力最終段のトランジスタであるＰＭＯＳ２
４ａ，ＮＭＯＳ２４ｂのゲート端についても、電流制限
および電圧制限を行うようにしてもよい。

【００８５】なお、図５に示すチャージアップ回路１２
およびディスチャージ回路１４は、図１や図３に示す出
力バッファ回路１０，３６，４２に限らず、本発明を適
用する全ての出力バッファ回路に適用可能である。

【００８６】本発明の第４の実施例の出力バッファ回路
は、基本的に以上のようなものである。なお、ＰＭＯＳ
１８ａ，３８ｂ，４６ａやＮＭＯＳ１８ｂ，３８ａ，４
６ｂ、インバータ１６ａ，１６ｂ等のトランジスタサイ
ズを変更して、その駆動能力を適宜選択することによ
り、２つ以上に分割された出力最終段のトランジスタの
スイッチングのタイミングのずれを適宜調整するのが好
ましい。また、本発明は図示例だけに限定されず、回路
構成は必要に応じて適宜変更してもよい。

【００８７】例えば、出力最終段のトランジスタである
ＰＭＯＳやＮＭＯＳは各々２つ以上に分割していればよ
く、ＰＭＯＳとＮＭＯＳの分割数は同一個数である必要
はない。また、ＰＭＯＳ１８ａおよびＮＭＯＳ１８ｂの
ゲート端は、必ずしもグランドおよび電源に直接接続す
る必要はなく、例えば間に抵抗を介して接続したり、あ
るいは、必要に応じてグランド電位および電源電位を出
力する信号線に各々接続するようにしてもよい。

【００８８】以上、本発明の出力バッファ回路について
詳細に説明したが、本発明は上記実施例に限定されず、
本発明の主旨を逸脱しない範囲において、種々の改良や
変更をしてもよいのはもちろんである。

【００８９】

【発明の効果】以上詳細に説明した様に、本発明の出力
バッファ回路は、出力最終段のトランジスタがオンする
時に、駆動回路によって、出力最終段の１つのトランジ
スタのゲート端を駆動するとともに、電流電圧制限のト
ランジスタを介して、出力最終段の残りのトランジスタ
のゲート端を駆動するものである。これにより、（しき
い値電圧＋基板バイアス効果分の電圧）までは、駆動回
路によって、出力最終段のトランジスタのゲート端が電
流電圧制限のトランジスタを介して高速に駆動され、こ
の時点で駆動回路による駆動が停止された後、電位補正
回路によって、グランド電位または電源電位まで適度に
高速に駆動される。また、オープンソース型やオープン
ドレイン型の出力バッファ回路においては、出力最終段
のトランジスタがオンする時の動作は通常の出力バッフ
ァ回路の場合と同じであるが、出力最終段のトランジス
タがオフする時、チャージアップまたはディスチャージ
用のトランジスタによって、出力最終段の１つのトラン
ジスタのゲート端を駆動するとともに、電流電圧制限の
トランジスタを介して、出力最終段の残りのトランジス
タのゲート端を駆動するものである。これにより、電流
電圧制限のトランジスタの抵抗成分と寄生容量成分との
ＲＣ遅延による遅延時間の後、出力最終段のトランジス
タのゲート端が、電流電圧制限のトランジスタを介して
駆動され、出力最終段のトランジスタが次第にオフ状態
になる。本発明の出力バッファ回路によれば、電流電圧
制限のトランジスタの作用によって、出力最終段のトラ
ンジスタを必要以上に多分割化する必要がなく、電流電
圧制限のトランジスタの抵抗値を大きくする必要もない
ため、レイアウト面積を増大させることがないし、レイ
アウトを含めた回路設計が容易となる。また、本発明の
出力バッファ回路によれば、電流電圧制限のトランジス
タを用いたことによって、出力最終段のトランジスタが
動作を開始するタイミングが時間的に早くなるため、出
力バッファ回路による遅延時間を増大することなく、ノ
イズの発生を効果的に抑制することができる。また、本
発明の出力バッファ回路によれば、オープンドレイン型
やオープンソース型の出力バッファ回路においても、電
流のスルーレートを制御してノイズの発生を抑制するこ
とができる。

【図面の簡単な説明】

【図１】本発明の出力バッファ回路の第１の実施例の
構成回路図である。

【図２】（ａ）および（ｂ）は、ともに本発明の第１
の実施例の出力バッファ回路の動作を表す一実施例のグ
ラフである。

【図３】（ａ）および（ｂ）は、いずれも本発明の出
力バッファ回路の第２の実施例の構成概念図である。

【図４】（ａ）および（ｂ）は、ともに本発明の出力
バッファ回路の第３の実施例の部分的な構成概念図であ
る。

【図５】（ａ）および（ｂ）は、ともに本発明の出力
バッファ回路の第４の実施例の構成概念図である。

【図６】従来の出力バッファ回路の一例の構成概念図
である。

【図７】（ａ）および（ｂ）は、ともに従来の出力バ
ッファ回路の動作を表す一例のグラフである。

【符号の説明】

１０，３６，４２，５２出力バッファ回路１２チャージアップ回路１４ディスチャージ回路１６ａ，１６ｂ，３０ａ，３０ｂ４８ａ，４８ｂイン
バータ１８ａ，２０ａ，２４ａ，２６ａ，２８ｂ，３８ｂ，４
６ａ，５４ｂ，５６ａ，５６ｂＰ型ＭＯＳトランジス
タ１８ｂ，２０ｂ，２４ｂ，２６ｂ，２８ａ，３８ａ，４
６ｂ，５４ａ，５８ａ，５８ｂＮ型ＭＯＳトランジス
タ２２ａ，５０ａロウレベル補正回路２２ｂ，５０ｂハイレベル補正回路３２内部信号線３４出力パッド４０ａ，４０ｂ終端抵抗４４ａ，４４ｂ遅延回路

Claims

【特許請求の範囲】

【請求項１】ソース端が電源に接続され、ドレイン端が
短絡されて出力パッドに接続された第１のＰ型ＭＯＳト
ランジスタおよび少なくとも１つの第２のＰ型ＭＯＳト
ランジスタと、これら第１および第２のＰ型ＭＯＳトラ
ンジスタのゲート端間に配置され、ゲート端がグランド
に接続された第３のＰ型ＭＯＳトランジスタと、入力端
が内部信号線に接続され、出力端が前記第１のＰ型ＭＯ
Ｓトランジスタのゲート端に接続され、前記内部信号線
の電位に応じて前記第１のＰ型ＭＯＳトランジスタのゲ
ート端を駆動する第１の駆動回路と、前記第２のＰ型Ｍ
ＯＳトランジスタのゲート端に各々接続され、前記第２
のＰ型ＭＯＳトランジスタのゲート端の電位をグランド
電位まで各々ディスチャージする第１の電位補正回路
と、ソース端がグランドに接続され、ドレイン端が短絡
されて前記出力パッドに接続された第１のＮ型ＭＯＳト
ランジスタおよび少なくとも１つの第２のＮ型ＭＯＳト
ランジスタと、これら第１および第２のＮ型ＭＯＳトラ
ンジスタのゲート端間に配置され、ゲート端が電源に接
続された第３のＮ型ＭＯＳトランジスタと、入力端が前
記内部信号線に接続され、出力端が前記第１のＮ型ＭＯ
Ｓトランジスタのゲート端に接続され、前記内部信号線
の電位に応じて前記第１のＮ型ＭＯＳトランジスタのゲ
ート端を駆動する第２の駆動回路と、前記第２のＮ型Ｍ
ＯＳトランジスタのゲート端に各々接続され、前記第２
のＮ型ＭＯＳトランジスタのゲート端の電位を電源電位
まで各々チャージアップする第２の電位補正回路とを備
えることを特徴とする出力バッファ回路。
【請求項２】ソース端が電源に接続され、ドレイン端が
短絡されて出力パッドに接続された第１のＰ型ＭＯＳト
ランジスタおよび少なくとも１つの第２のＰ型ＭＯＳト
ランジスタと、これら第１および第２のＰ型ＭＯＳトラ
ンジスタのゲート端間に配置され、ゲート端がグランド
に接続された第３のＰ型ＭＯＳトランジスタと、ゲート
端が内部信号線に接続され、ソース端が電源に接続さ
れ、ドレイン端が前記第１または第２のＰ型ＭＯＳトラ
ンジスタのゲート端の内の１つに接続された第４のＰ型
ＭＯＳトランジスタと、入力端が前記内部信号線に接続
され、出力端が前記第１のＰ型ＭＯＳトランジスタのゲ
ート端に接続され、前記内部信号線の電位に応じて前記
第１のＰ型ＭＯＳトランジスタのゲート端を駆動する駆
動回路と、前記第２のＰ型ＭＯＳトランジスタのゲート
端に各々接続され、前記第２のＰ型ＭＯＳトランジスタ
のゲート端の電位をグランド電位まで各々ディスチャー
ジする電位補正回路とを備えることを特徴とする出力バ
ッファ回路。
【請求項３】ソース端がグランドに接続され、ドレイン
端が短絡されて出力パッドに接続された第１のＮ型ＭＯ
Ｓトランジスタおよび少なくとも１つの第２のＮ型ＭＯ
Ｓトランジスタと、これら第１および第２のＮ型ＭＯＳ
トランジスタのゲート端間に配置され、ゲート端が電源
に接続された第３のＮ型ＭＯＳトランジスタと、ゲート
端が内部信号線に接続され、ソース端がグランドに接続
され、ドレイン端が前記第１または第２のＮ型ＭＯＳト
ランジスタのゲート端の内の１つに接続された第４のＮ
型ＭＯＳトランジスタと、入力端が前記内部信号線に接
続され、出力端が前記第１のＮ型ＭＯＳトランジスタの
ゲート端に接続され、前記内部信号線の電位に応じて前
記第１のＮ型ＭＯＳトランジスタのゲート端を駆動する
駆動回路と、前記第２のＮ型ＭＯＳトランジスタのゲー
ト端に各々接続され、前記第２のＮ型ＭＯＳトランジス
タのゲート端の電位を電源電位まで各々チャージアップ
する電位補正回路とを備えることを特徴とする出力バッ
ファ回路。