KR100308708B1 - 기생 바이폴라 전류 감소 방법 및 장치 - Google Patents

기생 바이폴라 전류 감소 방법 및 장치 Download PDF

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Abstract

몸체가 절연된 전계 효과 트랜지스터(insulated body, field effect transistor: FET)에서의 기생 바이폴라 전류(parasitic bipolar current)를 감소시키기 위한 방법 및 장치에 있어서, n-타입 FET의 경우, 그 몸체 절연 NFET의 몸체는 그 NFET의 턴 온(turn on)에 응답하여 전기적으로 절연된다. 이는 NFET의 턴 온과 연계되어 몸체에 전하가 축적될 수 있게 함으로써 몸체 절연 NFET의 임계 전압을 일시적으로 낮춘다. 몸체 절연 NFET의 턴 오프(turn off)에 응답하여, 몸체 상에 축적된 전하의 적어도 일부분이 방전된다. 이러한 몸체의 방전은 NFET가 오프 상태에 있는 동안 몸체가 충전된 경우 NFET가 다시 턴 온될 때 발생할 기생 바이폴라 전류를 감소시킨다. 기생 바이폴라 전류에 민감한 p-타입 FET의 경우, 몸체는 그 PFET의 턴 오프에 응답하여 방전되고 PFET의 턴 온에 응답하여 절연된다.

Description

기생 바이폴라 전류 감소 방법 및 장치{METHOD AND APPARATUS FOR REDUCING PARASITIC BIPOLAR CURRENT IN A SILICON-ON-INSULATOR TRANSISTOR}
본 발명은 실리콘-온-절연체 전계 효과 트랜지스터(silicon-on-insulator(SOI) field effect transistors(FET))에 관한 것으로서, 특히 이러한 FET에서의 기생 바이폴라 전류(parasitic bipolar current)의 감소에 관한 것이다.
실리콘-온-절연체 전계 효과 트랜지스터(silicon-on-insulator(SOI) field effect transistors(FET)) 특히 패스게이트(passgate) 응용에서의 넓은 SOI FET의 경우 기생 바이폴라 전류의 문제가 있는데, 그 부작용은 회로가 장시간 동안 즉 밀리세컨드의 시간 동안 휴지(idle) 상태에 있다가 최초로 '턴 온(turned on)'되는 때에 가장 심각하다. 그 이유는 SOI FET의 부동 몸체(floating body)가 소정의 시간에 걸쳐 몸체 전하를 발생할 수 있기 때문이다. 이러한 몸체 전하의 크기는 SOI FET의 소스, 드레인 및 게이트 단자 전극들의 전위에 좌우된다. 최대 충전량은 게이트가 완전히 '턴 오프(turned off)'되고 소스 및 드레인 전극이 모두 최고 전위 vdd로 바이어스될 때 일어난다. 그 SOI FET에서 후속하는 소스나 드레인 전극의 스위칭 동안, 축적된 몸체 전하는 과도적인(transient) 바이폴라 전류에 의해 방전될 것이다. 이러한 기생 전류는 예를 들어 노이즈 및 타이밍 성능을 열화시킨다. 이에 대해서는, 예를 들어 Proceedings of the IEEE(v.86, No.4, April 1998)의 689-720쪽에SOI for Digital CMOS VLSI: Design Considerations and Advances란 제목으로 게재된 C. Chuang, P. Lu 및 C. Anderson의 논문(이 논문은 그의 도 1 및 2를 참조하여 기생 전류의 발생 및 특성을 설명하고 있음)과, 또한'SOI SRAM 셀의 안정도 개선 방법(Methodes to Enhance SOI SRAM Cell Stability)'라는 발명의 명칭을 가진 C. Hsieh 등의 미국 특허 제5,774,411호(이 미국 특허는 발명의 배경 부에서 FET의 소스, 드레인 및 채널 즉 몸체 영역에 의해 형성되는 측방향(lateral) 기생 바이폴라 트랜지스터를 개시하고 있음)가 참조된다. 상기한 논문 및 미국 특허의 개시 내용은 본원 명세서에 참고로 인용된다. 패스게이트(pass gate)는 특히 기생 바이폴라 전류에 민감한데 이는 패스게이트 응용에서는 패스게이트의 소스 및 드레인 모두를 비교적 높은 전압 레벨로 구동하는 것이 드문 일이 아니며 또한 패스게이트들을 비교적 넓게 형성하는 것도 드문 일이 아니기 때문이다.
이러한 문제를 여러 가지 정황에서 경감시키기 위해 많은 회로 구조가 알려져 있다. 예를 들면, 패스게이트를 비롯한 많은 응용 분야에서, SOI NFET 몸체를 NFET 게이트에 연결하는 방법이 알려져 있다. 이에 대해서는 상기한 논문의 706쪽이 참조된다. 이 방법은 Vt 손실을 최소화하는 유리한 효과를 가지고 있어(aka 동적 Vt 제어) 구동을 개선하고 누설(leakage)을 억제하지만, 면적이 증가되고 벌크 디자인(bulk design)과 양립하지 못한다는 관점에서 불리하다.
또한 SOI NFET와 PFET 소자들의 몸체를 드라이버(driver)의 반전 출력 단에 능동적으로 바이어스 시키는 방법이 알려져 있다. 이에 대해서는 상기한 논문의 709쪽이 참조된다(여기서는, SOI 출력단으로의 입력 및 그로부터의 출력에 응답하는 FET들의 네트워크를 도시하고 있음). 이러한 구성도 역시 Vt 손실을 최소화하여 구동을 개선하고 누설을 억제하는 유리한 효과를 가지고 있지만, 제조 공정 비용이 증가되고 다이오드 및 캐패시터의 추가로 인해 면적이 상당히 증가되며 입력 캐패시턴스가 증가되는(그 결과 회로 동작 속도가 느려짐) 단점을 가지고 있다. 또한, SOI FET의 게이트가 선택되기 직전에 발생하도록 타이밍이 설정된 신호(이하, '사전 방전 신호(pre-discharge signal)'라 함)에 응답하여, 또는 몸체에 축적된 전하에 응답하여 SOI FET 의 몸체를 방전시키는 것도 알려져 있다. 이러한 방전은 기능적인 초기 싸이클 스위칭 동안 기생 바이폴라 전류를 감소시킬 수도 있으나, 이는 조기에 방전이 이루어지는 경우나 또는 방전 디바이스가 게이트 선택 전에 방전 기간 동안 충분히 몸체를 방전시킬 수 있을 정도로 몸체상의 전하에 비해 충분히 큰 경우에만 가능하다. 이러한 제한 조건에 부가하여, 이 방법은 또한 사전 방전 신호 용의 타이밍 신호를 발생해야한 한다는 단점을 갖는다.
그러므로, 몸체 절연 FET(insulated body FET)의 기생 바이폴라 전류를 경감시키기 위한 공지의 회로 및 기술들이 있지만, 상기한 바와 같은 단점 또한 기타 다른 단점 때문에, 그러한 기생 바이폴라 전류를 경감시키기 위한 개선된 방법 및 구조가 여전히 요구되고 있다.
따라서, 본 발명의 목적은 상기한 바와 같은 점을 감안하여, 기생 바이폴라 전류(parasitic bipolar current)를 경감시킬 수 있는 개선된 방법 및 구조를 제공하고자 하는 것이다.
도 1은 실리콘-온-절연체(SOI) NFET의 단면도,
도 2는 단일의 제어되는(controlled) NFET와 이 NFET 몸체(body)의 방전을 제어하기 위한 회로를 포함하는 본 발명의 한 실시예에 대한 개략도,
도 2a는 단일의 제어되는 PFET와 이 PFET 몸체의 방전을 제어하기 위한 회로를 포함하는 본 발명의 한 실시예에 대한 개략도,
도 3 내지 5는 다수의 상이한 회로 구성에서의 전압 응답을 도시한 도면,
도 6은 본 발명의 이중 게이트 실시예에 대한 개략도,
도 7은 본 발명의 다른 이중 게이트 실시예에 대한 개략도,
도면의 주요 부분에 대한 부호의 설명
210 : 실리콘-온-절연체(SOI) NFET 220, 230 : 회로 블록
240 : 노드 250 : NFET
첫번째 형태에 있어서, 전계 효과 트랜지스터(field effect transistors: FET)에서의 기생 바이폴라 전류(parasitic bipolar current)를 감소시키기 위한 본 발명의 장치는 몸체의 적어도 일부분이 게이트 전극 아래에 배치된 몸체 절연 NFET(insulated body FET)를 포함한다. 이 NFET의 게이트 및 몸체에는 몸체-전하 제어 회로가 연결된다. 몸체-전하 제어 회로는 몸체-전하 제어 FET를 포함하는데, 이 FET는 제 1 및 제 2 도전성 전극과 게이트 전극을 포함하며, 제 1 도전성 전극은 상기한 몸체 절연 NFET의 몸체에 전기적으로 연결되고 제 2 도전성 전극은 전기적인 싱크(sink)에 전기적으로 연결된다. 몸체-전하 제어 회로는 또한 인버터를 포함하는데, 이 인버터는 입력이 상기한 몸체 절연 NFET 게이트에 전기적으로 연결되고 출력이 몸체-전하 제어 NFET 게이트에 전기적으로 연결되어, 상기 몸체 절연 NFET 게이트에 인가된 전압이 사전설정된 제 1 전압 레벨을 초과하는 경우에는 인버터 회로 출력 전압이 몸체-전하 제어 FET를 '턴 오프(turn off)'시켜 몸체를 싱크로부터 전기적으로 절연시킴으로써 몸체에 전하가 축적될 수 있도록 한다. 역으로, 몸체 절연 NFET 게이트 전극에 인가된 전압이 사전설정된 제 2 전압 레벨 미만인 경우에는 인버터 회로 출력 전압이 몸체-전하 제어 FET를 '턴 온(turn on)'시켜 몸체를 싱크에 전기적으로 연결시킴으로써 몸체에 축적된 전하의 적어도 일부분을 방전시키게 된다.
부가적인 양상에 따르면, 본 발명의 장치는 SOI PFET를 포함한다. SOI PFET가 기생 바이폴라 전류에 민감한 경우에는, 그 장치가 SOI PFET용의 제 2 몸체-전하 제어 회로를 포함한다. 제 2 몸체-전하 제어 회로는 SOI PFET가 '온' 상태이면 SOI PFET 몸체를 절연시키고, SOI PFET가 '오프' 상태이면 몸체를 방전시킨다.
(주목해야 할 것은, 몸체 절연 PFET의 경우에 방전이란 용어는 몸체 절연 NFET의 경우와는 상이하게 사용된다는 것이다. PFET의 경우에는 몸체가 절연되면 절연된 몸체 상에 음 전하(negative charge)가 축적되지만, NFET 몸체의 경우에는 NFET 몸체가 절연되면 양 전하(positive charge)가 축적된다. 따라서, PFET의 경우에는 음 전하가 방전되나, NFET의 경우에는 양 전하가 방전된다.)
두번째 형태에 있어서, 본 발명의 방법은 절연된 몸체의 적어도 일부분이 게이트 전극 아래에 배치된 NFET에서의 기생 바이폴라 전류를 감소시키기 위한 단계들을 포함한다. 한 단계에서, 몸체 절연 NFET 게이트 전극에 사전설정된 제 1 전압 레벨을 초과하는 전압이 인가되는 것에 응답하여 몸체 절연 NFET의 몸체가 전기적으로 절연된다. 이에 따라, 몸체 상에 전하가 축적됨으로써 몸체 절연 NFET의 임계 전압이 낮아 질 수 있다.
다른 단계에서, 몸체 절연 NFET 게이트 전극에 사전설정된 제 2 전압 레벨 미만의 전압이 인가되는 것에 응답하여 몸체 절연 NFET의 몸체상에 존재하는 적어도 일부분의 전하가 전기적으로 방전된다. 이러한 방전은 NFET가 '오프' 상태에 있는 동안 몸체가 충전된 경우 NFET가 다시 '온'될 때에 발생할 기생 바이폴라 전류를 감소시킨다.
또다른 양상에 있어서, 이 방전에는 절연된 NFET 몸체를 축적된 전하의 전압 레벨보다 낮은 전압을 가지는 싱크에 전기적으로 연결시키는 것이 포함된다. SOIFET 몸체는 SOI FET 게이트 전극 전압이 사전설정된 제 2 전압 레벨 미만으로 될 때마다 싱크에 연결된다.
또다른 형태에 있어서, 본 발명의 방법은 절연된 몸체의 적어도 일부분이 게이트 전극 아래에 배치되는 PFET에서의 기생 바이폴라 전류를 감소시키기 위한 단계들을 포함한다. 몸체 절연 PFET의 몸체는, 몸체 절연 PFET의 게이트 전극에 사전설정된 제 1 전압 레벨을 초과하는 전압이 인가되는 것에 응답하여 방전된다. 또한, 몸체 절연 PFET의 게이트 전극에 사전설정된 제 2 전압 레벨 미만의 전압이 인가되는 것에 응답하여, 몸체 절연 PFET의 몸체는 전기적으로 절연된다. PFET가 '오프' 상태에 있는 동안 PFET 몸체를 방전시키면, PFET가 '오프' 상태에 있는 동안 소정의 조건이 발생한 경우 PFET가 다시 '온'될 때에 발생할 수도 있을 기생 바이폴라 전류가 감소된다.
본 발명을 그의 특정한 실시예를 참조하여 설명하고 도시했지만, 당업자라면 본 발명의 사상과 범주를 벗어나지 않는 범위내에서 형태 및 세부 사항에 대한 상기 및 다른 변경이 가능함을 알 수 있을 것이다.
도 1을 참조하면, SOI CMOS NFET의 단면도가 도시된다. 이 SOI NFET는 몸체 접점(body contact)(도 1에 도시 안함)을 갖는다. 이러한 CMOS FET의 몸체 접점을 형성하는 방법 및 구조로서는 수많은 것들이 공지되어 있다. 이에 대해서는, 예를 들어 본원에 참고로 인용되는 것들로서 '자기-정렬형 몸체 접점을 포함하는 SOI 트랜지스터의 형성 방법(Method of Forming a SOI Transistor Having a Self-Aligned Body Contact)'이란 발명의 명칭을 가진 Beyer 등의 미국 특허 제5,405,795호와 '자기-정렬형 몸체 접점을 포함하는 SOI 트랜지스터(SOI Transistor Having a Self-Aligned Body Contact)'라는 발명의 명칭을 가진 Beyer 등의 미국 특허 제5,729,039호가 참조된다.
도 2를 참조하면, SOI NFET(210)은 소스 전극이 노드 '네트(net) 1'에서 회로 구성 요소(220)에 접속되고 드레인은 노드 '네트 2'에서 회로 구성 요소(230)에 접속된다. 회로 구성요소(220, 230)는 다른 FET, 저항, 단자 등과 같은 다른 회로를 나타낸다. 예를 들어, FET(210)는 패스게이트일 수도 있거나 그 FET(210)는 멀티플렉서 회로의 한 브랜치(branch)에 있는 또는 NOR 회로의 한 레그(leg)에 있는 논리 소자일 수도 있다. FET(210)는 활성 상태에서 회로(220)의 핀과 회로(230)의 핀을 상호 단락시키기 위한 것일 수도 있다.
CMOS NFET(210)의 몸체는 노드(240)에서 CMOS NFET(250)의 드레인 전극에 연결된다. NFET(250)의 소스는 접지되어 있다. 게이트는 CMOS 인버터(260)의 출력에 연결되어 있다. 인버터(260)의 입력은 NFET(210)의 게이트에 연결된다. NFET(210)의 게이트는 또한 '선택' 라인에 연결되며, 이 선택 라인 상에는 게이트(210)를 제어하기 위한 전압이 인가된다. NFET(210)의 게이트 및 인버터(260)의 입력으로 인가되는 선택 전압이 하이 레벨(high level)로 되면, 인버터(260)의 출력은 로우 레벨(low level)로 된다. 인버터 출력이 로우 레벨로 되면 NFET(250)가 '오프'된다. 따라서, 몸체-전하 제어 NFET(250)가 '오프'되면, 이에 따라 NFET(210)의 몸체가 절연되어 전하가 축적될 수 있어 FET(210)의 임계 전압이 떨어지게 된다.
선택 라인에 인가된 전압이 로우 레벨로 되면, NFET(210)가 선택 해제되고 인버터(260)의 출력이 하이 레벨로 되어 NFET(250)가 '온'된다. 몸체-전하 제어 NFET(250)가 '온'되면 SOI NFET(210)의 몸체가 접지된다. 이러한 NFET(210) 몸체의 몸체-전하 제어는 몸체상의 전하 축적을 방지한다. 이러한 몸체상의 전하 축적은 선택 라인에 인가되는 전압이 하이 레벨일 경우 NFET(210)의 소스 및 드레인 상에서 발생할 수도 있다. 전하 축적이 없으면, 몸체상에 전하가 축적되어 있는 경우 NFET(210)의 선택 라인에 하이 레벨 신호가 인가될 때 발생할 초기 사이클 기생 전류(initial cycle parasitic current)가 방지된다.
따라서, 상술한 실시예는 NFET(210)의 활성화(activation) 동안 그리고 NFET(210)의 활성화로의 전이(transition to activation) 동안 부동(floating) 몸체 SOI FET에서의 임계 전압을 낮추는 유리한 효과를 제공하며, 또한 비활성화 동안 그리고 비활성화와 활성화간의 전이 동안 접지된 몸체 FET(a grounded body FET)에서의 어떠한 전하 축적도 없게 하는 장점을 제동한다. 또한, 이들 장점은 비교적 적은 수의 구성 요소 예를 들면 인버터(260)와 NFET(250)을 갖고서도 달성된다. 또한, 이들 장점은 NFET(210) 게이트에 인가된 전압에만 응답하는 인버터(260)와 NFET(250)를 갖고서 달성된다. 즉, 그들 장점은 NFET(210) 게이트의 활성화 전에 발생하도록 타이밍된 사전 방전 신호(pre-discharge signal)를 발생시키기 위한 회로가 없이도 달성된다.
또다른 장점은, FET(210)의 게이트가 선택 해제되는 실질적으로 전체 기간에 걸쳐서 FET(210)의 몸체가 방전되기 때문에, 방전은 게이트가 선택되기 바로 직전으로 타이밍된 비교적 짧은 사전 방전 기간 동안에만 이루어지도록 제한되지 않는다. 따라서, 본 발명은 몸체 접점의 제조 품질에 비교적 덜 민감하다는 점을 장점으로 한다. 이와 유사하게, 방전(aka 몸체-전하 제어) FET(250)가 짧은 방전 기간의 경우에 요구되는 것보다 비교적 작아도 된다. 예를 들어, 경험상, 인버터(260)의 FET들과 몸체-전하 제어 FET(250)의 크기는 상기 몸체 절연 FET(210)의 크기에 비해 1/10으로 해도 된다.
이제 도 2a를 참조하면, p-타입 FET의 몸체 절연 FET(270)에 대한 다른 실시예가 도시된다. 제어 회로는 몸체 절연 PFET의 게이트 및 몸체에 연결되어 게이트 전극에 인가되는 전압에 응답해서 몸체 상의 전하를 제어한다. 이 제어 회로는 몸체-전하 제어 PFET(280)를 포함한다. PFET(280)의 제 1 도전성 전극은 몸체 절연 PFET(270)의 몸체에 전기적으로 연결된다. 몸체-전하 제어 PFET(280)의 제 2 도전성 전극은 전원에 전기적으로 연결된다.
제어 회로는 또한 인버터(260)를 포함한다. 인버터 입력은 몸체-전하 제어 PFET(280) 게이트 전극에 전기적으로 연결된다. 인버터 출력은 몸체 절연 PFET(270) 게이트 전극에 전기적으로 연결됨으로써, 전하-제어 PFET(280)는 그의 게이트 전극에 인가되는 전압이 하이 전압 레벨을 초과하는 경우 '오프'되어 PFET(270)의 몸체를 전원으로부터 절연시켜 몸체에 전하가 축적되도록 한다. 한편, 몸체-전하 제어 PFET(280)는 그의 게이트 전극에 인가되는 전압이 로우 전압 레벨 미만인 경우에는 '온'되어 몸체를 전원에 전기적으로 연결하여 몸체상에 축적된 전하의 적어도 일부분이 방전되도록 한다.
시뮬레이션 결과가 도 3 내지 도 5에 도시된다.
도 3에서, 몸체 제어 패스게이트(controlled body passgate)로서 도시된 곡선의 전압은 도 2의 회로에서 네트 1과 접지간의 측정 전압이다. 일반 패스게이트(plain passgate)로 표시된 곡선의 전압은 도 2에서 인버터(260) 및 몸체-전하 제어 FET(250)를 생략하고 FET(210)의 몸체를 부동 상태로 한 회로에서 네트 1과 접지간의 측정 전압이다. 두 곡선 모두에 있어서, FET(210)는 선택하지 않았으며 네트 1의 하강 전압(falling voltage)은 회로 블록(220) 내부의 스위칭에 의해 발생시킨다. 또한, 그들 두 경우에 있어서, 네트 1 및 네트 2 모두가 스위칭 이전의 어느 기간 동안 하이 레벨 상태에 있음으로써 FET(210)의 기생 전류가 악화된다고 가정한다. 비교 결과, 몸체 제어 패스게이트의 경우에 스위칭 속도가 개선되었다. 일반 패스게이트 스위칭은 기생 바이폴라 전류에 의해 열화된다.
도 4에 있어서, 몸체 제어 패스게이트로서 도시된 곡선의 전압은 도 2의 회로에서 네트 2와 접지간의 측정 전압이다. 몸체 접지 패스게이트라고 표시된 곡선의 전압은 도 2에서 인버터(260) 및 몸체-전하 제어 FET(250)를 생략하고 FET(210)의 몸체를 직접 접지시킨 회로에서 네트 2와 접지간의 측정 전압이다. 이들 두 곡선 모두에 있어서, 네트 2의 하강 전압은 FET(210)의 스위칭에 의해 발생된다. 네트 1로부터 네트 2로 하이 레벨로부터 로우 레벨로의 전이가 전달된다. 또한, 그들 두 경우에 있어서, 네트 1 및 네트 2 모두가 스위칭 전의 어느 기간 동안 하이 레벨에 있음으로써 FET(210)의 기생 전류가 악화된다고 가정한다. 비교 결과, 몸체 제어 패스게이트의 경우에 스위칭 속도가 다소 빨라지면서도 오버슈트열화(degradation in overshoot)가 발생되지 않았다.
도 5에 있어서, 몸체 제어 패스게이트로서 표시된 곡선의 전압은 도 2의 회로에서 네트 2와 접지간의 측정 전압이다. 몸체 부동 패스게이트라고 표시된 곡선의 전압은 도 2에서 인버터(260) 및 몸체-전하 제어 FET(250)를 생략하고 FET(210)의 몸체를 부동 상태로 한 회로에서 네트 2와 접지간의 측정 전압이다. 이들 두 곡선 모두에 있어서, 네트 2의 하강 전압은 FET(210)의 스위칭에 의해 발생된다. 또한, 그들 두 경우 모두에 있어서, 네트 1 및 네트 2 모두가 스위칭 전의 어느 기간 동안 하이 레벨에 있음으로써 FET(210)의 기생 전류가 악화된다고 가정한다. 비교 결과, 스위칭 속도는 비슷하나 몸체 제어 패스게이트의 경우에 오버슈트가 개선되었다.
도 6은 도 2의 단일의 패스게이트/몸체 제어 회로와 유사한 몸체-전하 제어 회로를 가진 PFET/NFET 쌍의 패스게이트(610, 670)를 도시한다. 통상적인 PFET/NFET 패스게이트 쌍의 응용에 있어서는, PFET 게이트의 선택 제어를 위해 인버터가 제공된다. PFET 게이트 선택 제어를 위해 통상 제공되는 이 인버터(도 6에서 인버터(660))는 몸체-전하 제어 회로에 대해서도 사용될 수 있어, 이에 따라 통상적인 이중 패스게이트/패스게이트 제어 회로와 비교해 볼 때 몸체-전하 제어 회로는 각각의 패스게이트 FET(610, 670)에 대해 단지 몸체-전하 제어 FET(650, 680)만을 추가하기만 하면 된다.
도 7은 도 6의 이중 패스게이트/몸체 제어 회로와 유사한 몸체-전하 제어 회로를 포함하는 패스게이트(710, 770)의 PFET/NFET 쌍을 도시한다. 도 7의 실시예는 기생 바이폴라 전류에 대한 민감성을 줄이는 방식으로 PFET 패스게이트(770)를 제조하는 예에 대한 것이다. 이러한 예에서는 도 6의 몸체-전하 제어 FET(680)가 생략될 수 있다. 방금 전에 기술한 바와 같이, 통상적인 PFET/NFET 패스게이트 쌍의 통상적인 응용에 있어서는, 인버터가 PFET의 게이트의 선택 제어를 위해 제공되는 것이 주목된다. PFET 게이트 선택 제어를 위해 통상 제공되는 이 인버터(도 7에서 인버터(760))가 몸체-전하 제어 회로에 대해서도 사용될 수 있어, 통상적인 이중 패스게이트/패스게이트 제어 회로와 비교해 볼 때 도 7의 몸체-전하 제어 회로는 패스게이트 FET(710)에 대한 단지 몸체-전하 제어 FET(750)만을 부가하기만 하면 된다.
본 발명에 의하면, 몸체 절연 FET의 기생 바이폴라 전류가 경감되는 효과가 있다.

Claims (12)

  1. 전계 효과 트랜지스터(FET)에서의 기생 바이폴라 전류(parasitic bipolar current)를 감소시키는 장치에 있어서,
    ① 몸체(body)의 적어도 일부분이 게이트 전극 부근에 배치된 몸체 절연 FET(an insulated body FET)와,
    ② 상기 몸체 절연 FET의 몸체 및 게이트에 연결되어, 상기 게이트 전극에 인가되는 전압에 응답하여 상기 몸체 상의 전하를 제어하는 제어 회로
    를 포함하는 기생 바이폴라 전류 감소 장치.
  2. 제 1 항에 있어서,
    상기 제어 회로가,
    제 1 및 제 2 도전성 전극과 게이트 전극을 가진 몸체-전하 제어 FET(a body-charge control FET) ― 상기 몸체-전하 제어 FET의 상기 제 1 도전성 전극은 상기 몸체 절연 FET의 상기 몸체에 전기적으로 연결되고 상기 몸체-전하 제어 FET의 상기 제 2 도전성 전극은 전기적 싱크(electrical sink)에 전기적으로 연결됨 ― 와,
    입력이 상기 몸체 절연 FET의 게이트 전극에 전기적으로 연결되고 출력이 상기 몸체-전하 제어 FET의 게이트 전극에 전기적으로 연결된 인버터(inverter)
    를 구비하여, 상기 몸체 절연 FET의 게이트 전극에 인가되는 전압이 사전설정된 제 1 전압 레벨을 초과하는 경우에는 상기 인버터의 출력 전압이 로우 레벨(low level)로 되어 상기 몸체-전하 제어 FET가 턴 오프(turn off)되어서 상기 몸체가 상기 싱크로부터 전기적으로 절연됨으로써 상기 몸체상에 전하가 축적될 수 있게 하고 또한 상기 몸체 절연 FET 게이트 전극에 인가되는 전압이 사전설정된 제 2 전압 레벨 미만인 경우에는 상기 인버터의 출력 전압이 하이 레벨(high level)로 되어 상기 몸체-전하 제어 FET가 턴 온(turn on)되어서 상기 몸체가 상기 싱크에 전기적으로 연결됨으로써 상기 몸체상에 축적된 전하의 적어도 일부분이 방전될 수 있게 한
    기생 바이폴라 전류 감소 장치.
  3. 제 2 항에 있어서,
    상기 몸체 절연 FET가 제 1 회로와 제 2 회로를 연결하는 기생 바이폴라 전류 감소 장치.
  4. 제 3 항에 있어서,
    상기 몸체 절연 FET가 논리 회로의 한 레그(leg)에 존재하는 논리 소자인 기생 바이폴라 전류 감소 장치.
  5. 제 3 항에 있어서,
    상기 몸체 절연 FET가 멀티플렉서 회로의 한 브랜치(branch)에 존재하는 한 논리 소자인 기생 바이폴라 전류 감소 장치.
  6. 제 2 항에 있어서,
    상기 몸체 절연 FET는 NFET이고, 기생 바이폴라 전류 감소 장치는,
    몸체의 적어도 일부분이 게이트 전극 부근에 배치된 PFET형의 제 2 몸체 절연 FET와,
    상기 제 2 몸체 절연 FET의 몸체에 연결되어, 상기 제 2 몸체 절연 FET의 게이트 전극에 인가되는 전압에 응답하여 상기 몸체상의 전하를 제어하는 제 2 제어 회로
    를 포함하는 기생 바이폴라 전류 감소 장치.
  7. 제 6 항에 있어서,
    상기 제 2 제어 회로가 제 1 및 제 2 도전성 전극과 게이트 전극을 가진 제 2 몸체-전하 제어 FET ― 상기 제 2 몸체-전하 제어 FET의 상기 제 1 도전성 전극은 상기 제 2 몸체 절연 FET의 몸체에 전기적으로 연결되고 상기 제 2 몸체-전하제어 FET의 상기 제 2 도전성 전극은 전원(electrical source)에 전기적으로 연결되며 상기 제 2 몸체-전하 제어 FET의 상기 게이트 전극은 상기 제 1 몸체 절연 FET의 게이트 전극에 연결됨 ― 을 구비하여,
    상기 제 2 몸체 절연 FET 게이트 전극에 인가되는 전압이 사전설정된 제 1 전압 레벨을 초과하는 경우에는 상기 제 2 몸체-전하 제어 FET가 턴 온되어 상기 제 2 몸체 절연 FET 몸체가 상기 전원에 전기적으로 연결됨으로써 상기 몸체가 방전되게 하고 또한 상기 제 2 몸체 절연 FET 게이트 전극에 인가되는 전압이 사전설정된 제 2 전압 레벨 미만인 경우에는 상기 제 2 몸체-전하 제어 FET가 턴 오프되어 상기 제 2 몸체 절연 FET 몸체가 상기 전원으로부터 전기적으로 절연됨으로써 상기 몸체상에 전하가 축적될 수 있게 한
    기생 바이폴라 전류 감소 장치.
  8. 적어도 일부분이 게이트 전극 부근에 배치된 절연된 몸체를 가진 n-타입 전계 효과 트랜지스터(NFET)에서의 기생 바이폴라 전류를 감소시키는 방법에 있어서,
    ① 상기 몸체 절연 NFET의 게이트 전극에 사전설정된 제 1 전압 레벨을 초과하는 전압이 인가되는 것에 응답하여 상기 몸체 절연 NFET의 몸체를 전기적으로 절연시켜 상기 몸체상에 전하가 축적될 수 있게 하는 단계와,
    ② 상기 몸체 절연 NFET의 게이트 전극에 사전설정된 제 2 전압 레벨 미만의 전압이 인가되는 것에 응답하여 상기 몸체 절연 NFET의 몸체에 있는 전하의 적어도일부분을 방전시키는 단계
    를 포함하는 기생 바이폴라 전류 감소 방법.
  9. 제 8 항에 있어서,
    상기 단계②는, 상기 몸체 절연 NFET의 몸체를 상기 축적된 전하의 전압 레벨보다 낮은 전압을 가지는 싱크에 전기적으로 연결시켜, 상기 몸체 절연 NFET의 게이트 전극 전압이 사전설정된 상기 제 2 전압 레벨 미만으로 될 때마다 상기 몸체 절연 NFET의 몸체가 싱크에 연결되도록 하는 것을 포함하는 기생 바이폴라 전류 감소 방법.
  10. 적어도 일부분이 게이트 전극 부근에 배치된 절연된 몸체를 가진 p-타입 전계 효과 트랜지스터(PFET)에서의 기생 바이폴라 전류를 감소시키는 방법에 있어서,
    ① 상기 몸체 절연 PFET의 게이트 전극에 사전설정된 제 1 전압 레벨을 초과하는 전압이 인가되는 것에 응답하여 상기 몸체 절연 PFET의 몸체를 방전시키는 단계와,
    ② 상기 몸체 절연 PFET의 게이트 전극에 인가 사전설정된 제 2 전압 레벨 미만의 전압이 인가되는 것에 응답하여 상기 몸체 절연 PFET의 몸체를 전기적으로 절연시키는 단계
    를 포함하는 기생 바이폴라 전류 감소 방법.
  11. 제 10 항에 있어서,
    상기 단계①은 상기 몸체 절연 PFET 게이트 전극 전압이 상기 사전설정된 제 1 전압 레벨을 초과할 때마다 상기 몸체 절연 PFET 몸체를 전원으로 전기적으로 연결시키는 것을 포함하는 기생 바이폴라 전류 감소 방법.
  12. 전계 효과 트랜지스터(FET)의 기생 바이폴라 전류를 감소시키는 장치에 있어서,
    ① 몸체의 적어도 일부분이 게이트 전극 부근에 배치된 p-타입 FET인 몸체 절연 FET와,
    ② 상기 몸체 절연 PFET의 몸체 및 게이트에 연결되어 상기 게이트 전극에 인가되는 전압에 응답하여 상기 몸체 상의 전하를 제어하기 위한 제어 회로
    를 포함하되, 상기 제어 회로가,
    제 1 및 제 2 도전성 전극과 게이트 전극을 가진 몸체-전하 제어 PFET ― 상기 몸체-전하 제어 PFET의 상기 제 1 도전성 전극은 상기 몸체 절연 PFET의 상기 몸체에 전기적으로 연결되고 상기 몸체-전하 제어 PFET의 상기 제 2 도전성 전극은 전원에 전기적으로 연결됨 ― 와,
    입력이 상기 몸체-전하 제어 PFET의 게이트 전극에 전기적으로 연결되고 출력이 상기 몸체 절연 PFET의 게이트 전극에 전기적으로 연결된 인버터
    를 구비하여, 상기 몸체-전하 제어 PFET의 게이트 전극에 인가되는 전압이 사전설정된 제 1 전압 레벨을 초과하는 경우에는 상기 몸체-전하 제어 PFET가 턴 오프되어 상기 몸체가 상기 전원으로부터 전기적으로 절연됨으로써 상기 몸체상에 전하가 축적될 수 있게 하고 또한 상기 몸체-전하 제어 PFET 게이트 전극에 인가되는 전압이 사전설정된 제 2 전압 레벨 미만인 경우에는 상기 몸체-전하 제어 PFET가 턴 온되어 상기 몸체가 상기 전원에 전기적으로 연결됨으로써 상기 몸체상에 축적된 전하의 적어도 일부분이 방전될 수 있게 한
    기생 바이폴라 전류 감소 장치.
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