JP3782937B2 - 論理回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は一般に、シリコン・オン・インシュレータ（ＳＯＩ）電子デバイスの寄生バイポーラ放電の効果を低減する方法および装置に関する。より詳細には、本発明はダイナミック論理回路におけるＳＯＩ電界効果トランジスタ（ＦＥＴ）の寄生バイポーラ放電の望ましくない効果をなくすることに関する。
【０００２】
【従来の技術】
シリコン・オン・インシュレータ（ＳＯＩ）技術はディジタル論理回路の性能を上げるために現在利用されている拡張シリコン技術である。ＳＯＩ技術を利用すると、設計者はその全体的電力消費量を減らしながらディジタル論理集積回路の速度を上げることができる。これらの技術進歩は少ない電力で動作するより複雑で高速なコンピュータ集積回路の開発をもたらす。
【０００３】
近年、金属酸化膜半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）集積回路と相補型金属酸化膜半導体（ＣＭＯＳ）ＦＥＴは人気が高まり、最も広く使用されているタイプの集積回路技術である。今日、ＣＭＯＳ電子デバイスは、より高い動作速度、より小さいサイズ、より低い電力消費量という利点を提供し、構成要素サイズが小さくなり半導体ウェハ当たりの製造歩留りが高くなり、かつウェハ・サイズが大きくなった結果として製造がますます安価になってきている。ＣＭＯＳ技術を利用した最も人気のある集積回路デバイスは、マイクロプロセッサ、メモリ、およびディジタル論理回路である。
【０００４】
従来のＭＯＳおよびＣＭＯＳ半導体は、シリコン基板上に置かれた酸化物層上の金属からなる。シリコン基板に添加された不純物は、これらのデバイスをトランジスタとして動作できるようにする。他方、ＳＯＩ半導体は、酸化シリコンやガラスなどの絶縁体の上に置かれたシリコンの薄い層と、この構造の上に構築されたＭＯＳトランジスタとを含む。絶縁体層の上にＭＯＳトランジスタを構築することの主な利点は、トランジスタの内部キャパシタンスが低減することである。これは、シリコン基板とデバイスがトランジスタとして動作するのに必要な不純物との間に絶縁酸化物層を配置することによって達成される。トランジスタの内部キャパシタンスが低減すると、その動作速度が上がる。したがって、ＳＯＩ技術を用いると、より高速のＭＯＳトランジスタが製造でき、その結果として高速な電子デバイスに対する新たなニーズをあおるより高性能の半導体が得られる。
【０００５】
ＳＯＩ技術には幾つかの欠点がある。ＳＯＩ層の上にＭＯＳトランジスタを配置することに固有の欠点は、ＭＯＳトランジスタが実際にバイポーラ接合トランジスタと並列に配置されることである。十分な電流がＭＯＳトランジスタに流れる場合、寄生バイポーラ・トランジスタがオンになる。そのためバイポーラ放電と呼ばれる望ましくない効果が起こり、ＭＯＳトランジスタの性能が低下する。
【０００６】
高速ＣＭＯＳ回路では、事前充電を利用してトランジスタのゲート速度を向上させるドミノ回路技術をしばしば採用する。動的回路ノードは、各クロック・サイクル中にあるレベルまで事前充電される。ＳＯＩ ＦＥＴの問題点は、寄生バイポーラ・トランジスタがバイポーラ放電を引き起こすことである。これは、動的回路のドレイン・ノードにおける意図しない電荷損失を引き起こすので望ましくない。
【０００７】
通常、従来のバルクＭＯＳトランジスタでは、バイポーラ・トランジスタのベースが常に大地電位に保たれ、バイポーラがオフにされるので、寄生バイポーラ作用は現れない。ＳＯＩにおいては、ＭＯＳ ＦＥＴデバイスの本体、またはバイポーラ・トランジスタのベースは浮動し、ＭＯＳ ＦＥＴのドレイン端子およびソース端子が高電位にある時に誘導される接合部漏れによって高に充電される可能性がある。その後、ソースが低電位に引っ張られた場合、ベース領域でトラップされた電荷が寄生ベース電流として利用可能になる。この寄生ベース電流がバイポーラ・トランジスタを活動化し、ＭＯＳ ＦＥＴのドレイン端子においてコレクタ電流を発生させる。意図しない電荷損失は、たとえば、論理状態を誤って切り替えることによりシステム故障を引き起こす可能性がある。
【０００８】
したがって、動的論理回路におけるＭＯＳトランジスタに並列な寄生バイポーラ・トランジスタの効果を最小限に抑える必要があることが判る。
【０００９】
【発明が解決しようとする課題】
本発明は一般に、シリコン・オン・インシュレータ（ＳＯＩ）デバイスの寄生バイポーラ放電の効果を低減する方法および装置に関する。より詳細には、本発明は動的論理回路におけるＳＯＩ電界効果トランジスタ（ＦＥＴ）の寄生バイポーラ放電の望ましくない効果をなくすることに関する。
【００１０】
【課題を解決するための手段】
好ましい一実施形態によれば、本発明は、ソースにおける電圧を低電位に保つために動的回路の中間ノードに放電デバイスを挿入することによって、シリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタ（ＦＥＴ）における寄生バイポーラ放電の望ましくない効果を克服する装置および方法を提供する。さらに、ＳＯＩ ＦＥＴの本体電荷を動作不能にするために、ドミノ論理回路におけるＳＯＩ ＦＥＴのノードを放電する前に放電デバイスをオンにする。
【００１１】
一実施形態において、本発明は、ＳＯＩ電子デバイスと、前記ＳＯＩ電子デバイスに結合された能動放電デバイスとを備え、それによって寄生バイポーラ・トランジスタが非活動化される、シリコン・オン・インシュレータ（ＳＯＩ）金属酸化膜半導体（ＭＯＳ）デバイスにおける寄生バイポーラ・トランジスタの作用をなくす装置を提供する。
【００１２】
他の実施形態において、本発明は、シリコン・オン・インシュレータ（ＳＯＩ）金属酸化膜半導体（ＭＯＳ）デバイスにおける寄生バイポーラ・トランジスタの作用をなくする方法を提供する。この方法は、能動放電デバイスの導通を制御するステップを含み、前記能動放電デバイスが前記ＳＯＩデバイスに結合され、それによって寄生バイポーラ・トランジスタが非活動化される。
【００１３】
さらに他の実施形態において、本発明は、入力、出力、およびクロックを有し、共通ノードおよび複数の中間ノードを画定する所定の論理機能を果たすように相互接続され、前記共通ノードが事前充電デバイスに結合され、対応する入力を有する前記中間ノードが前記スタックされたトランジスタに結合された、複数のスタックされたＳＯＩ金属酸化膜半導体（ＭＯＳ）トランジスタと、前記中間ノードと前記スタックされたトランジスタへの前記対応入力のいずれか１つとの間に相互接続された複数の能動放電トランジスタとを備える、シリコン・オン・インシュレータ（ＳＯＩ）動的論理回路を提供する。
【００１４】
他の実施形態において、本発明は、入力、出力、およびクロックを有し、共通ノードと複数の中間ノードを画定する所定論理機能を果たすように相互接続され、前記共通ノードが事前充電デバイスに結合され、対応する入力を有する前記中間ノードが前記スタックされたトランジスタに結合された、複数のスタックされたシリコン・オン・インシュレータ（ＳＯＩ）金属酸化膜半導体（ＭＯＳ）トランジスタと、前記中間ノードと前記スタックされたトランジスタへの前記対応入力のいずれか１つとの間に相互接続された複数の能動放電トランジスタとを備えるシリコン・オン・インシュレータ（ＳＯＩ）金属酸化膜半導体（ＭＯＳ）動的論理回路における寄生バイポーラ・トランジスタの作用をなくする方法を提供する。この方法は、事前充電サイクル中に前記能動放電トランジスタの導通を制御するステップと、ＳＯＩスタック・トランジスタの前記中間ノードを能動的に放電するステップとを含み、それによって寄生バイポーラ・トランジスタが非活動化され、前記共通ノードにおける電荷が所定のレベルに維持される。
【００１５】
【発明の実施の形態】
本発明の図示の実施形態は、主としてシリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタ（ＦＥＴ）動的論理回路における寄生バイポーラ・トランジスタの望ましくない効果を低減または解消することを対象とする。この動的論理回路は、入力、出力、クロックと、共通ノードを画定する所定の論理機能を果たすように相互接続され、前記共通ノードが事前充電デバイスに結合され、対応する入力を有する複数の中間ノードが前記スタック・トランジスタに結合された、複数のスタックされたＳＯＩ金属酸化膜半導体（ＭＯＳ）ＦＥＴと、前記中間ノードと前記スタック・トランジスタへの前記対応入力のいずれか１つとの間に相互接続された複数の能動放電トランジスタとを有することができる。放電デバイスは、動的論理回路の事前充電段階中にスタックされたＳＯＩ ＦＥＴの中間ノードを能動的に放電し、それによって寄生バイポーラ・トランジスタが非活動化され、共通ノードにおける電荷は高電位レベルに保たれる。
【００１６】
図１は、シリコン・オン・インシュレータ（ＳＯＩ）ネガティブ電界効果トランジスタ（ＮＦＥＴ）１０および寄生バイポーラ・トランジスタの断面図を示す。ＮＦＥＴ１０は、二酸化シリコン、すなわちガラスの絶縁層１２上に構築される。バルク（非ＳＯＩ）では、寄生バイポーラ・トランジスタのベース領域は常に大地電位に保たれる。したがって、ベース電流は発生せず、その結果生じるコレクタ電流がバイポーラ・デバイス中を流れることはない。しかし、ＳＯＩトランジスタでは、ＦＥＴデバイスの本体１４、またはＮＦＥＴのゲート２２の下に位置する寄生バイポーラ・トランジスタのベース領域は浮動する。トランジスタの本体１４は、ドレイン１８端子とソース２０端子の両方が高電位にある時に誘導される接合部１６の漏れによって高電位に充電される可能性がある。この図において、ＮＦＥＴのドレイン１８は寄生バイポーラのｎ＋すなわちコレクタ領域であり、ソース２０は寄生バイポーラのｎ＋すなわちエミッタ領域である。
【００１７】
ＦＥＴの本体１４が高電位に充電され、ソース２０が低電位に引っ張られた場合、本体１４またはベース領域でトラップされた電荷は寄生ベース電流として利用可能になる。寄生ベース電流が十分な大きさである場合、これは寄生バイポーラ・トランジスタを活動化し、それによってドレイン１８にコレクタ電流を発生する。ドレイン１８電流と並列に流れるコレクタ電流は、動的回路のドレイン１８ノードにおいて電荷損失を引き起こすので好ましくない。
【００１８】
図２はＳＯＩ電界効果トランジスタＮＦＥＴ２６と並列な寄生バイポーラＮＰＮトランジスタ２８の等価概略図２４を示す。ＮＦＥＴ２６はゲート端子３０も含む。ＮＦＥＴ２６のドレイン３６は寄生バイポーラ・トランジスタ２８のコレクタ３８と同等である。したがって、ＮＦＥＴ２６のソース４０は寄生バイポーラ・トランジスタ２８のエミッタ４２と同等である。ＮＦＥＴ２６の本体３４はドレイン３６端子とソース４０端子が高電位に維持される時に誘導される漏れによって充電される。ソース４０が低電位に降下した場合、本体３４のトラップされた電荷により、寄生バイポーラ・トランジスタ２８のベース３２から電流が流れる。そのため、ドレイン３６中を流れる電流と並列に電流がコレクタ３８中を流れる。この作用によって動的回路のドレイン３６ノードが放電される。
【００１９】
図３は本発明の一実施形態を説明する動的論理回路４４の概略図である。動的論理回路４４は、図示のように、ＳＯＩ ＦＥＴ動的論理回路における寄生バイポーラ・トランジスタ２８の望ましくない効果を解消する。この動的回路は、クロック８８、幾つかの入力５０、５２、５４、５６、および出力８０を含んでいる。
【００２０】
クロック入力は、ゲート入力端子４６を介してポジティブ電界効果トランジスタ（ＰＦＥＴ）７８に結合される。入力クロック信号８８が活動低である時、ＰＦＥＴ７８はオンになり、ドレイン・ノード４８を高電位に充電する。これは動的論理回路における事前充電段階と呼ばれる。事前充電段階中、入力５０、５２、５４、５６は論理低状態に設定される。入力５０が論理低状態の間、ＰＦＥＴ５８はオンになり、ノード６２からドレイン端子８２を介し、また動的回路の共通電位または大地電位に接続されたソース端子８４を介して電流を流す。同様に、入力５４が論理低状態の時、ＰＦＥＴ６０はオンになり、ノード６４から回路の共通電位または大地電位を介して電流を流す。事前充電段階中、ＰＦＥＴ５８および６０はスタックされたトランジスタ７０および７２により画定された中間ノード６２および６４を能動的に放電する。したがって、ＮＦＥＴ７０および７４の本体６６および６８はそれぞれ高電位に充電できない。したがって、ＮＦＥＴ７０および７２と並列な寄生バイポーラ・トランジスタは、寄生バイポーラ・トランジスタ中に十分な量のベース電流を発生させるのに十分な電荷が本体６６および６８内に蓄積されないので、活動化できない。寄生バイポーラ・トランジスタが活動化されないようにすることにより、ＮＦＥＴ７０および７４のドレイン・ノード４８上の電荷は意図せずに放電されることから保護される。当分野の技術者には、入力５０および５４が相補性である場合、それらが動的論理回路以外の論理回路から発することが理解されよう。これらの入力は、たとえば、ラッチされた回路から発する。
【００２１】
能動放電デバイスＰＦＥＴ５８および６０のゲート端子８６および９０はそれぞれ、スタックされたＮＦＥＴ７０および７４の入力５０および５４に接続される。
【００２２】
ＰＦＥＴ事前充電用中間ノード６２および６４は、バイポーラ寄生漏れ電流の排除を行うだけでなく、ＮＦＥＴトランジスタ７０および７４の閾値電圧Ｖｔを増大させることにより動的論理回路４４の雑音余裕も改善する。ＮＦＥＴ７０および７４のＶｔは、ＰＦＥＴ事前充電トランジスタ５８および６０がそれぞれ動的論理回路４４中に存在する時、高になる。Ｖｔが高になるとトランジスタ７０および７４の雑音除去が増大する。言い換えれば、動的論理回路４４中に偽スイッチングを引き起こすのに、ＮＦＥＴトランジスタ７０および７４のゲート５０および５４のそれぞれに生じる電子雑音電圧のより大きな値が、必要となる。
【００２３】
ＭＯＳ ＦＥＴトランジスタにおいて、Ｖｔはトランジスタがドレイン端子とソース端子の間に電流を流し始める、すなわちオンにする閾値電圧である。したがって、Ｖｔが増大すると、ＭＯＳ ＦＥＴトランジスタがオンになる閾値が増大する。そのため、ＭＯＳ ＦＥＴトランジスタをオンにし、したがって動的論理回路の偽スイッチングを引き起こすのに、ゲート端子におけるスプリアス電子雑音電圧の大きな値が必要となる。
【００２４】
ＦＥＴデバイスが対称な場合、ＰＦＥＴトランジスタをＮＦＥＴトランジスタで置き換え、動的論理回路の中間ノードを事前充電する機能を果たすように相互接続しても同様の結果が得られることが当分野の技術者には理解されよう。図４はＮＦＥＴトランジスタ９６および９８を利用して動的論理回路１００の中間ノード９２および９４をそれぞれ事前充電する、本発明の一実施形態を示す。
【００２５】
ＮＦＥＴトランジスタ９６および９８を利用して中間ノード９２および９４をそれぞれ事前充電することにより、動的論理回路１００においてより大きな雑音余裕が達成される。ＮＦＥＴ事前充電トランジスタ９６および９８は、それぞれＰＦＥＴトランジスタ１０２および１０４の閾値電圧Ｖｔの絶対値を増大させ、それによって動的論理回路１００の雑音除去能力を改善する。
【図面の簡単な説明】
【図１】 シリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタ（ＦＥＴ）と寄生バイポーラ・トランジスタの断面図である。
【図２】 ＳＯＩ電界効果トランジスタ（ＦＥＴ）とバイポーラ・トランジスタの等価概略図である。
【図３】 ＳＯＩ ＦＥＴ動的回路における寄生バイポーラ・トランジスタ・デバイスの望ましくない効果を排除する本発明の一実施形態を説明する動的論理回路の概略図である。
【図４】 ＮＦＥＴ事前充電デバイスを使用してＳＯＩ ＦＥＴ動的回路における寄生バイポーラ・トランジスタ・デバイスの望ましくない効果を排除する本発明の一実施形態を説明する動的論理回路の概略図である。
【発明の属する技術分野】
本発明は一般に、シリコン・オン・インシュレータ（ＳＯＩ）電子デバイスの寄生バイポーラ放電の効果を低減する方法および装置に関する。より詳細には、本発明はダイナミック論理回路におけるＳＯＩ電界効果トランジスタ（ＦＥＴ）の寄生バイポーラ放電の望ましくない効果をなくすることに関する。
【０００２】
【従来の技術】
シリコン・オン・インシュレータ（ＳＯＩ）技術はディジタル論理回路の性能を上げるために現在利用されている拡張シリコン技術である。ＳＯＩ技術を利用すると、設計者はその全体的電力消費量を減らしながらディジタル論理集積回路の速度を上げることができる。これらの技術進歩は少ない電力で動作するより複雑で高速なコンピュータ集積回路の開発をもたらす。
【０００３】
近年、金属酸化膜半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）集積回路と相補型金属酸化膜半導体（ＣＭＯＳ）ＦＥＴは人気が高まり、最も広く使用されているタイプの集積回路技術である。今日、ＣＭＯＳ電子デバイスは、より高い動作速度、より小さいサイズ、より低い電力消費量という利点を提供し、構成要素サイズが小さくなり半導体ウェハ当たりの製造歩留りが高くなり、かつウェハ・サイズが大きくなった結果として製造がますます安価になってきている。ＣＭＯＳ技術を利用した最も人気のある集積回路デバイスは、マイクロプロセッサ、メモリ、およびディジタル論理回路である。
【０００４】
従来のＭＯＳおよびＣＭＯＳ半導体は、シリコン基板上に置かれた酸化物層上の金属からなる。シリコン基板に添加された不純物は、これらのデバイスをトランジスタとして動作できるようにする。他方、ＳＯＩ半導体は、酸化シリコンやガラスなどの絶縁体の上に置かれたシリコンの薄い層と、この構造の上に構築されたＭＯＳトランジスタとを含む。絶縁体層の上にＭＯＳトランジスタを構築することの主な利点は、トランジスタの内部キャパシタンスが低減することである。これは、シリコン基板とデバイスがトランジスタとして動作するのに必要な不純物との間に絶縁酸化物層を配置することによって達成される。トランジスタの内部キャパシタンスが低減すると、その動作速度が上がる。したがって、ＳＯＩ技術を用いると、より高速のＭＯＳトランジスタが製造でき、その結果として高速な電子デバイスに対する新たなニーズをあおるより高性能の半導体が得られる。
【０００５】
ＳＯＩ技術には幾つかの欠点がある。ＳＯＩ層の上にＭＯＳトランジスタを配置することに固有の欠点は、ＭＯＳトランジスタが実際にバイポーラ接合トランジスタと並列に配置されることである。十分な電流がＭＯＳトランジスタに流れる場合、寄生バイポーラ・トランジスタがオンになる。そのためバイポーラ放電と呼ばれる望ましくない効果が起こり、ＭＯＳトランジスタの性能が低下する。
【０００６】
高速ＣＭＯＳ回路では、事前充電を利用してトランジスタのゲート速度を向上させるドミノ回路技術をしばしば採用する。動的回路ノードは、各クロック・サイクル中にあるレベルまで事前充電される。ＳＯＩ ＦＥＴの問題点は、寄生バイポーラ・トランジスタがバイポーラ放電を引き起こすことである。これは、動的回路のドレイン・ノードにおける意図しない電荷損失を引き起こすので望ましくない。
【０００７】
通常、従来のバルクＭＯＳトランジスタでは、バイポーラ・トランジスタのベースが常に大地電位に保たれ、バイポーラがオフにされるので、寄生バイポーラ作用は現れない。ＳＯＩにおいては、ＭＯＳ ＦＥＴデバイスの本体、またはバイポーラ・トランジスタのベースは浮動し、ＭＯＳ ＦＥＴのドレイン端子およびソース端子が高電位にある時に誘導される接合部漏れによって高に充電される可能性がある。その後、ソースが低電位に引っ張られた場合、ベース領域でトラップされた電荷が寄生ベース電流として利用可能になる。この寄生ベース電流がバイポーラ・トランジスタを活動化し、ＭＯＳ ＦＥＴのドレイン端子においてコレクタ電流を発生させる。意図しない電荷損失は、たとえば、論理状態を誤って切り替えることによりシステム故障を引き起こす可能性がある。
【０００８】
したがって、動的論理回路におけるＭＯＳトランジスタに並列な寄生バイポーラ・トランジスタの効果を最小限に抑える必要があることが判る。
【０００９】
【発明が解決しようとする課題】
本発明は一般に、シリコン・オン・インシュレータ（ＳＯＩ）デバイスの寄生バイポーラ放電の効果を低減する方法および装置に関する。より詳細には、本発明は動的論理回路におけるＳＯＩ電界効果トランジスタ（ＦＥＴ）の寄生バイポーラ放電の望ましくない効果をなくすることに関する。
【００１０】
【課題を解決するための手段】
好ましい一実施形態によれば、本発明は、ソースにおける電圧を低電位に保つために動的回路の中間ノードに放電デバイスを挿入することによって、シリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタ（ＦＥＴ）における寄生バイポーラ放電の望ましくない効果を克服する装置および方法を提供する。さらに、ＳＯＩ ＦＥＴの本体電荷を動作不能にするために、ドミノ論理回路におけるＳＯＩ ＦＥＴのノードを放電する前に放電デバイスをオンにする。
【００１１】
一実施形態において、本発明は、ＳＯＩ電子デバイスと、前記ＳＯＩ電子デバイスに結合された能動放電デバイスとを備え、それによって寄生バイポーラ・トランジスタが非活動化される、シリコン・オン・インシュレータ（ＳＯＩ）金属酸化膜半導体（ＭＯＳ）デバイスにおける寄生バイポーラ・トランジスタの作用をなくす装置を提供する。
【００１２】
他の実施形態において、本発明は、シリコン・オン・インシュレータ（ＳＯＩ）金属酸化膜半導体（ＭＯＳ）デバイスにおける寄生バイポーラ・トランジスタの作用をなくする方法を提供する。この方法は、能動放電デバイスの導通を制御するステップを含み、前記能動放電デバイスが前記ＳＯＩデバイスに結合され、それによって寄生バイポーラ・トランジスタが非活動化される。
【００１３】
さらに他の実施形態において、本発明は、入力、出力、およびクロックを有し、共通ノードおよび複数の中間ノードを画定する所定の論理機能を果たすように相互接続され、前記共通ノードが事前充電デバイスに結合され、対応する入力を有する前記中間ノードが前記スタックされたトランジスタに結合された、複数のスタックされたＳＯＩ金属酸化膜半導体（ＭＯＳ）トランジスタと、前記中間ノードと前記スタックされたトランジスタへの前記対応入力のいずれか１つとの間に相互接続された複数の能動放電トランジスタとを備える、シリコン・オン・インシュレータ（ＳＯＩ）動的論理回路を提供する。
【００１４】
他の実施形態において、本発明は、入力、出力、およびクロックを有し、共通ノードと複数の中間ノードを画定する所定論理機能を果たすように相互接続され、前記共通ノードが事前充電デバイスに結合され、対応する入力を有する前記中間ノードが前記スタックされたトランジスタに結合された、複数のスタックされたシリコン・オン・インシュレータ（ＳＯＩ）金属酸化膜半導体（ＭＯＳ）トランジスタと、前記中間ノードと前記スタックされたトランジスタへの前記対応入力のいずれか１つとの間に相互接続された複数の能動放電トランジスタとを備えるシリコン・オン・インシュレータ（ＳＯＩ）金属酸化膜半導体（ＭＯＳ）動的論理回路における寄生バイポーラ・トランジスタの作用をなくする方法を提供する。この方法は、事前充電サイクル中に前記能動放電トランジスタの導通を制御するステップと、ＳＯＩスタック・トランジスタの前記中間ノードを能動的に放電するステップとを含み、それによって寄生バイポーラ・トランジスタが非活動化され、前記共通ノードにおける電荷が所定のレベルに維持される。
【００１５】
【発明の実施の形態】
本発明の図示の実施形態は、主としてシリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタ（ＦＥＴ）動的論理回路における寄生バイポーラ・トランジスタの望ましくない効果を低減または解消することを対象とする。この動的論理回路は、入力、出力、クロックと、共通ノードを画定する所定の論理機能を果たすように相互接続され、前記共通ノードが事前充電デバイスに結合され、対応する入力を有する複数の中間ノードが前記スタック・トランジスタに結合された、複数のスタックされたＳＯＩ金属酸化膜半導体（ＭＯＳ）ＦＥＴと、前記中間ノードと前記スタック・トランジスタへの前記対応入力のいずれか１つとの間に相互接続された複数の能動放電トランジスタとを有することができる。放電デバイスは、動的論理回路の事前充電段階中にスタックされたＳＯＩ ＦＥＴの中間ノードを能動的に放電し、それによって寄生バイポーラ・トランジスタが非活動化され、共通ノードにおける電荷は高電位レベルに保たれる。
【００１６】
図１は、シリコン・オン・インシュレータ（ＳＯＩ）ネガティブ電界効果トランジスタ（ＮＦＥＴ）１０および寄生バイポーラ・トランジスタの断面図を示す。ＮＦＥＴ１０は、二酸化シリコン、すなわちガラスの絶縁層１２上に構築される。バルク（非ＳＯＩ）では、寄生バイポーラ・トランジスタのベース領域は常に大地電位に保たれる。したがって、ベース電流は発生せず、その結果生じるコレクタ電流がバイポーラ・デバイス中を流れることはない。しかし、ＳＯＩトランジスタでは、ＦＥＴデバイスの本体１４、またはＮＦＥＴのゲート２２の下に位置する寄生バイポーラ・トランジスタのベース領域は浮動する。トランジスタの本体１４は、ドレイン１８端子とソース２０端子の両方が高電位にある時に誘導される接合部１６の漏れによって高電位に充電される可能性がある。この図において、ＮＦＥＴのドレイン１８は寄生バイポーラのｎ＋すなわちコレクタ領域であり、ソース２０は寄生バイポーラのｎ＋すなわちエミッタ領域である。
【００１７】
ＦＥＴの本体１４が高電位に充電され、ソース２０が低電位に引っ張られた場合、本体１４またはベース領域でトラップされた電荷は寄生ベース電流として利用可能になる。寄生ベース電流が十分な大きさである場合、これは寄生バイポーラ・トランジスタを活動化し、それによってドレイン１８にコレクタ電流を発生する。ドレイン１８電流と並列に流れるコレクタ電流は、動的回路のドレイン１８ノードにおいて電荷損失を引き起こすので好ましくない。
【００１８】
図２はＳＯＩ電界効果トランジスタＮＦＥＴ２６と並列な寄生バイポーラＮＰＮトランジスタ２８の等価概略図２４を示す。ＮＦＥＴ２６はゲート端子３０も含む。ＮＦＥＴ２６のドレイン３６は寄生バイポーラ・トランジスタ２８のコレクタ３８と同等である。したがって、ＮＦＥＴ２６のソース４０は寄生バイポーラ・トランジスタ２８のエミッタ４２と同等である。ＮＦＥＴ２６の本体３４はドレイン３６端子とソース４０端子が高電位に維持される時に誘導される漏れによって充電される。ソース４０が低電位に降下した場合、本体３４のトラップされた電荷により、寄生バイポーラ・トランジスタ２８のベース３２から電流が流れる。そのため、ドレイン３６中を流れる電流と並列に電流がコレクタ３８中を流れる。この作用によって動的回路のドレイン３６ノードが放電される。
【００１９】
図３は本発明の一実施形態を説明する動的論理回路４４の概略図である。動的論理回路４４は、図示のように、ＳＯＩ ＦＥＴ動的論理回路における寄生バイポーラ・トランジスタ２８の望ましくない効果を解消する。この動的回路は、クロック８８、幾つかの入力５０、５２、５４、５６、および出力８０を含んでいる。
【００２０】
クロック入力は、ゲート入力端子４６を介してポジティブ電界効果トランジスタ（ＰＦＥＴ）７８に結合される。入力クロック信号８８が活動低である時、ＰＦＥＴ７８はオンになり、ドレイン・ノード４８を高電位に充電する。これは動的論理回路における事前充電段階と呼ばれる。事前充電段階中、入力５０、５２、５４、５６は論理低状態に設定される。入力５０が論理低状態の間、ＰＦＥＴ５８はオンになり、ノード６２からドレイン端子８２を介し、また動的回路の共通電位または大地電位に接続されたソース端子８４を介して電流を流す。同様に、入力５４が論理低状態の時、ＰＦＥＴ６０はオンになり、ノード６４から回路の共通電位または大地電位を介して電流を流す。事前充電段階中、ＰＦＥＴ５８および６０はスタックされたトランジスタ７０および７２により画定された中間ノード６２および６４を能動的に放電する。したがって、ＮＦＥＴ７０および７４の本体６６および６８はそれぞれ高電位に充電できない。したがって、ＮＦＥＴ７０および７２と並列な寄生バイポーラ・トランジスタは、寄生バイポーラ・トランジスタ中に十分な量のベース電流を発生させるのに十分な電荷が本体６６および６８内に蓄積されないので、活動化できない。寄生バイポーラ・トランジスタが活動化されないようにすることにより、ＮＦＥＴ７０および７４のドレイン・ノード４８上の電荷は意図せずに放電されることから保護される。当分野の技術者には、入力５０および５４が相補性である場合、それらが動的論理回路以外の論理回路から発することが理解されよう。これらの入力は、たとえば、ラッチされた回路から発する。
【００２１】
能動放電デバイスＰＦＥＴ５８および６０のゲート端子８６および９０はそれぞれ、スタックされたＮＦＥＴ７０および７４の入力５０および５４に接続される。
【００２２】
ＰＦＥＴ事前充電用中間ノード６２および６４は、バイポーラ寄生漏れ電流の排除を行うだけでなく、ＮＦＥＴトランジスタ７０および７４の閾値電圧Ｖｔを増大させることにより動的論理回路４４の雑音余裕も改善する。ＮＦＥＴ７０および７４のＶｔは、ＰＦＥＴ事前充電トランジスタ５８および６０がそれぞれ動的論理回路４４中に存在する時、高になる。Ｖｔが高になるとトランジスタ７０および７４の雑音除去が増大する。言い換えれば、動的論理回路４４中に偽スイッチングを引き起こすのに、ＮＦＥＴトランジスタ７０および７４のゲート５０および５４のそれぞれに生じる電子雑音電圧のより大きな値が、必要となる。
【００２３】
ＭＯＳ ＦＥＴトランジスタにおいて、Ｖｔはトランジスタがドレイン端子とソース端子の間に電流を流し始める、すなわちオンにする閾値電圧である。したがって、Ｖｔが増大すると、ＭＯＳ ＦＥＴトランジスタがオンになる閾値が増大する。そのため、ＭＯＳ ＦＥＴトランジスタをオンにし、したがって動的論理回路の偽スイッチングを引き起こすのに、ゲート端子におけるスプリアス電子雑音電圧の大きな値が必要となる。
【００２４】
ＦＥＴデバイスが対称な場合、ＰＦＥＴトランジスタをＮＦＥＴトランジスタで置き換え、動的論理回路の中間ノードを事前充電する機能を果たすように相互接続しても同様の結果が得られることが当分野の技術者には理解されよう。図４はＮＦＥＴトランジスタ９６および９８を利用して動的論理回路１００の中間ノード９２および９４をそれぞれ事前充電する、本発明の一実施形態を示す。
【００２５】
ＮＦＥＴトランジスタ９６および９８を利用して中間ノード９２および９４をそれぞれ事前充電することにより、動的論理回路１００においてより大きな雑音余裕が達成される。ＮＦＥＴ事前充電トランジスタ９６および９８は、それぞれＰＦＥＴトランジスタ１０２および１０４の閾値電圧Ｖｔの絶対値を増大させ、それによって動的論理回路１００の雑音除去能力を改善する。
【図面の簡単な説明】
【図１】 シリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタ（ＦＥＴ）と寄生バイポーラ・トランジスタの断面図である。
【図２】 ＳＯＩ電界効果トランジスタ（ＦＥＴ）とバイポーラ・トランジスタの等価概略図である。
【図３】 ＳＯＩ ＦＥＴ動的回路における寄生バイポーラ・トランジスタ・デバイスの望ましくない効果を排除する本発明の一実施形態を説明する動的論理回路の概略図である。
【図４】 ＮＦＥＴ事前充電デバイスを使用してＳＯＩ ＦＥＴ動的回路における寄生バイポーラ・トランジスタ・デバイスの望ましくない効果を排除する本発明の一実施形態を説明する動的論理回路の概略図である。
Claims (16)
- 出力端子として働くドレイン、入力端子に結合されたゲート、及びソースを有する、シリコン・オン・インシュレータ型の一導電型の金属酸化膜半導体（ＭＯＳ）ＦＥＴと、
前記ＭＯＳＦＥＴのソースに接続されたドレイン、前記入力端子に接続されたゲート、及び大地電位に接続されたソースを有し、シリコン・オン・インシュレータ型であって前記一導電型に対して反対導電型の放電用ＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴのドレインに前記大地電位よりも高い高電位を印加して充電する手段とを備え、
前記充電手段が前記ＭＯＳＦＥＴのドレインを前記高電位に充電するときに、前記放電用ＭＯＳＦＥＴを導通させる入力信号を前記入力端子に印加して、前記ＭＯＳＦＥＴのソースの電荷を前記放電用ＭＯＳＦＥＴを介して前記大地電位に放電させることにより、前記ＭＯＳＦＥＴに寄生するバイポーラ・トランジスタの導通を防止することを特徴とする論理回路。 - 前記ＭＯＳＦＥＴがＮＭＯＳＦＥＴであり、前記放電用ＭＯＳＦＥＴがＰＭＯＳＦＥＴであることを特徴とする請求項１に記載の論理回路。
- 前記入力信号が前記放電用ＭＯＳＦＥＴを導通するときに前記入力信号が前記ＭＯＳＦＥＴを非導通にすることを特徴とする請求項１に記載の論理回路。
- 前記充電手段が、前記大地電位よりも高い高電位に接続されたソース、クロック信号が印加されるゲート、及び前記ＭＯＳＦＥＴのドレインに接続されたドレインを有し、低レベルのクロック信号に応答して導通する前記反対導電型のＭＯＳＦＥＴであることを特徴とする請求項１に記載の論理回路。
- 前記ＭＯＳＦＥＴに寄生するバイポーラ・トランジスタは、前記ＭＯＳＦＥＴに並列に寄生することを特徴とする請求項１に記載の論理回路。
- 出力端子として働くドレイン、入力端子に結合されたゲート、及びソースを有する、シリコン・オン・インシュレータ型の一導電型の金属酸化膜半導体（ＭＯＳ）ＦＥＴと、
前記ＭＯＳＦＥＴのソースに接続されたドレイン、前記入力端子に接続されたゲート、及び大地電位に接続されたソースを有し、シリコン・オン・インシュレータ型であって前記一導電型に対して反対導電型の放電用ＭＯＳＦＥＴと、
前記大地電位よりも高い高電位に接続されたソース、クロック信号が印加されるゲート、及び前記ＭＯＳＦＥＴのドレインに接続されたドレインを有し、低レベルのクロック信号に応答して導通して前記ＭＯＳＦＥＴのドレインに前記高電位を印加して充電する、シリコン・オン・インシュレータ型であって前記反対導電型の充電用ＭＯＳＦＥＴとを備え、
前記低レベルのクロック信号を印加して前記充電用ＭＯＳＦＥＴを導通させることにより前記ＭＯＳＦＥＴのドレインを前記高電位に充電するときに、前記放電用ＭＯＳＦＥＴを導通させると共に前記ＭＯＳＦＥＴを非導通にする入力信号を前記入力端子に印加して、前記ＭＯＳＦＥＴのソースの電荷を前記放電用ＭＯＳＦＥＴを介して前記大地電位に放電させることにより、前記ＭＯＳＦＥＴに寄生するバイポーラ・トランジスタの導通を防止することを特徴とする論理回路。 - 前記ＭＯＳＦＥＴがＮＭＯＳＦＥＴであり、前記放電用ＭＯＳＦＥＴ及び前記充電用ＭＯＳＦＥＴがＰＭＯＳＦＥＴであることを特徴とする請求項６に記載の論理回路。
- 前記ＭＯＳＦＥＴに寄生するバイポーラ・トランジスタは、前記ＭＯＳＦＥＴに並列に 寄生することを特徴とする請求項６に記載の論理回路。
- 出力端子として働くドレイン、第１入力端子に結合されたゲート、及びソースを有する、シリコン・オン・インシュレータ型の一導電型の第１ＭＯＳＦＥＴと、
前記第１ＭＯＳＦＥＴのソースに接続されたドレイン、第２入力端子に接続されたゲート、及び大地電位に接続されたソースを有する、シリコン・オン・インシュレータ型の前記一導電型の第２ＭＯＳＦＥＴと、
前記第１ＭＯＳＦＥＴのソースと前記第２ＭＯＳＦＥＴのドレインとの接続点である中間ノードに接続されたドレイン、前記第１入力端子に接続されたゲート、及び前記大地電位に接続されたソースを有し、シリコン・オン・インシュレータ型であって前記一導電型に対して反対導電型の放電用ＭＯＳＦＥＴと、
前記第１ＭＯＳＦＥＴのドレインに前記大地電位よりも高い高電位を印加して充電する手段とを備え、
前記充電手段が前記第１ＭＯＳＦＥＴのドレインに前記高電位を印加するときに、前記放電用ＭＯＳＦＥＴを導通させる入力信号を前記第１入力端子に印加して、前記第１ＭＯＳＦＥＴのソース及び前記中間ノードの電荷を前記放電用ＭＯＳＦＥＴを介して前記大地電位に放電させることにより、前記第１ＭＯＳＦＥＴに寄生するバイポーラ・トランジスタの導通を防止することを特徴とする論理回路。 - 前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴがＮＭＯＳＦＥＴであり、前記放電用ＭＯＳＦＥＴがＰＭＯＳＦＥＴであることを特徴とする請求項９に記載の論理回路。
- 前記第１入力端子の入力信号が前記放電用ＭＯＳＦＥＴを導通するときに前記入力信号が前記第１ＭＯＳＦＥＴを非導通にすることを特徴とする請求項９に記載の論理回路。
- 前記充電手段が、前記大地電位よりも高い高電位に接続されたソース、クロック信号が印加されるゲート、及び前記第１ＭＯＳＦＥＴのドレインに接続されたドレインを有し、低レベルのクロック信号に応答して導通する前記反対導電型のＭＯＳＦＥＴであることを特徴とする請求項９に記載の論理回路。
- 前記第１ＭＯＳＦＥＴに寄生するバイポーラ・トランジスタは、前記第１ＭＯＳＦＥＴに並列に寄生することを特徴とする請求項９に記載の論理回路。
- 出力端子として働くドレイン、第１入力端子に結合されたゲート、及びソースを有する、シリコン・オン・インシュレータ型の一導電型の第１ＭＯＳＦＥＴと、
前記第１ＭＯＳＦＥＴのソースに接続されたドレイン、第２入力端子に接続されたゲート、及び大地電位に接続されたソースを有する、シリコン・オン・インシュレータ型の前記一導電型の第２ＭＯＳＦＥＴと、
前記第１ＭＯＳＦＥＴのソースと前記第２ＭＯＳＦＥＴのドレインとの接続点である中間ノードに接続されたドレイン、前記第１入力端子に接続されたゲート、及び前記大地電位に接続されたソースを有し、シリコン・オン・インシュレータ型であって前記一導電型に対して反対導電型の放電用ＭＯＳＦＥＴと、
前記大地電位よりも高い高電位に接続されたソース、クロック信号が印加されるゲート、及び前記第１ＭＯＳＦＥＴのドレインに接続されたドレインを有し、低レベルのクロック信号に応答して導通して前記第１ＭＯＳＦＥＴのドレインに前記高電位を印加して充電する、シリコン・オン・インシュレータ型であって前記反対導電型の充電用ＭＯＳＦＥＴとを備え、
前記低レベルのクロック信号を印加して前記充電用ＭＯＳＦＥＴを導通させることにより前記第１ＭＯＳＦＥＴのドレインを前記高電位に充電するときに、前記放電用ＭＯＳＦＥＴを導通させると共に前記第１ＭＯＳＦＥＴを非導通にする入力信号を前記第１入力端 子に印加して、前記第１ＭＯＳＦＥＴのソース及び前記中間ノードの電荷を前記放電用ＭＯＳＦＥＴを介して前記大地電位に放電させることにより、前記第１ＭＯＳＦＥＴに寄生するバイポーラ・トランジスタの導通を防止することを特徴とする論理回路。 - 前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴがＮＭＯＳＦＥＴであり、前記放電用ＭＯＳＦＥＴがＰＭＯＳＦＥＴであることを特徴とする請求項１４に記載の論理回路。
- 前記第１ＭＯＳＦＥＴに寄生するバイポーラ・トランジスタは、前記第１ＭＯＳＦＥＴに並列に寄生することを特徴とする請求項１４に記載の論理回路。
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| US5753955A (en) * | 1996-12-19 | 1998-05-19 | Honeywell Inc. | MOS device having a gate to body connection with a body injection current limiting feature for use on silicon on insulator substrates |
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