KR100432848B1 - 동적 실리콘-온-절연체 로직 회로에서의 누설을감소시키는 방법 및 장치 - Google Patents

동적 실리콘-온-절연체 로직 회로에서의 누설을감소시키는 방법 및 장치 Download PDF

Info

Publication number
KR100432848B1
KR100432848B1 KR10-2001-0042197A KR20010042197A KR100432848B1 KR 100432848 B1 KR100432848 B1 KR 100432848B1 KR 20010042197 A KR20010042197 A KR 20010042197A KR 100432848 B1 KR100432848 B1 KR 100432848B1
Authority
KR
South Korea
Prior art keywords
logic
circuit
coupled
input
dynamic
Prior art date
Application number
KR10-2001-0042197A
Other languages
English (en)
Other versions
KR20020010862A (ko
Inventor
나우카케빈제이
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20020010862A publication Critical patent/KR20020010862A/ko
Application granted granted Critical
Publication of KR100432848B1 publication Critical patent/KR100432848B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

동적 실리콘-온-절연체 로직 회로(dynamic Silicon-On-Insulator(SOI) logic circuits)내의 누설을 감소시키는 방법 및 장치는 SOI 기술로 구현되는 동적 게이트의 성능을 향상시킨다. 바이어스 생성기(a bias generator)는 사전충전 입력 신호(the pre-charge input signal)를 이용하여 벌크 캐패시터 충전 회로(a bulk capacitor charging circuit)를 부트스트랩(bootstrap)하며, 양으로 충전된 벌크 캐패시터 단자를 접지(ground)로 쉬프트(shift)하며, 다른 단자에는 음의 전위를 인가함으로써 음의 전위(a negative potential)를 생성하는 데에 이용된다. 바이어스 제어 회로(a bias control circuit)는 이러한 음의 전위를 동적 로직 게이트의 로직 입력 래더의 중간 노드에 인가하여 SOI 로직으로 구현되는 로직 입력 트랜지스터의 바디(body)상의 전압 변화에 기인한 누설 영향 및 임계치 낮춤 영향을 감소시킨다.

Description

동적 실리콘-온-절연체 로직 회로에서의 누설을 감소시키는 방법 및 장치{METHOD AND APPARATUS FOR REDUCING LEAKAGE IN DYNAMIC SILICON-ON-INSULATOR LOGIC CIRCUITS}
본 발명은 디지털 집적 회로에 관한 것으로, 보다 구체적으로는 회로내의 누설 전류(leakage current)를 감소시키는 개선점을 가지며 실리콘-온-절연체(silicon-on-insulator)(SOI) 기술로 구현되는 동적 로직 회로(dynamic logic circuits)에 관한 것이다.
동적 로직 회로는 집적 회로 설계, 특히 초고밀도 집적 회로(VLSI) 설계에서 광범위하게 이용된다. 동적 로직 회로(dynamic logic circuits)는 정적 로직 회로(static logic circuits)보다 비교적 적은 회로 블록당 트랜지스터의 수(transistors per circuit block)를 이용하기 때문에, 동적 로직 회로는 비교적 보다 높은 회로 밀도를 가지며, 마이크로프로세서(microprocessor) 및 메모리(memory)와 같은 VLSI회로에서의 이용에 있어서 매우 바람직하다.
상보형 금속 산화물 반도체(complementary Metal Oxide Semiconductor)(CMOS) 기술은 저전력 설계를 위한 선택의 기술이었는데, 이는 CMOS 회로내에서의 대부분의 전력 소비(the bulk of power dissipation)가 트랜지스터의 스위칭(switching)시에 발생하기 때문이다. 이러한 특성은 저전력 정적 설계에 있어서의 CMOS 구현을 바람직하게 한다. CMOS 정적 회로는 P-채널 및 N-채널 MOS 디바이스를 상보적인 구성(a complementary configuration)으로 이용하여 로직 게이트(logic gates)를 형성한다.
동적 회로는 전형적으로 상보적인 설계가 아닌데, 이는 P-채널 디바이스 및 N-채널 디바이스가 로직 게이트내에서 상이한 기능을 수행하는 데에 이용되기 때문이다. 예를 들면, p-채널 트랜지스터는 평가 노드(evaluation node)를 사전충전(pre-charge)하는 데에 이용되며, n-채널 트랜지스터는 로직 입력에 응답하여 노드를 방전하는 데에 이용된다.
실리콘-온-절연체(SOI) 기술은 향상된 저전력 특성을 가지는 비교적 새로운 기술인데, 이는 저전력 동적 게이트를 이상적으로 구현하고 있다. 추가적으로, SOI 기술은 보다 적은 기생 기판 캐패시턴스(parasitic substrate capacitance)를 가지는데, 이는 SOI로 구현되는 트랜지스터에 대하여 보다 높은 스위칭 속도를 야기한다. SOI 제조 기술은 채널 물질을 반도체 기판내에 매립하지 않고서, 채널 물질을 산화물 층의 상부상에(on top of an oxide layer) 형성하여 누설 저항(leakage resistance) 및 기생 캐패시턴스(parasitic capacitance)를 감소시킨다. SOI 디바이스는 기판보다는 얕은 트렌치 격리(Shallow Trench Insulation)(STI)에 의해서 격리되는데, 이는 용량성 효과(capacitive effects) 및 다른 디바이스로부터의 노이즈 결합(noise coupling from other devices)을 더욱 감소시킨다.
그러나, SOI 기술로 형성된 트랜지스터와 관련된 단점이 존재한다. 기생 바이폴라 트랜지스터(a parasitic bipolar transistor)가 비절연 MOS 구현예(non-insulated MOS implementation) 및 SOI 구현예(SOI implementation) 모두에 존재한다. 바이폴라 트랜지스터는 채널의 두 단부에 도핑된 영역(doped regions)에 의해서 형성된 에미터(emitter) 및 컬렉터(collector)를 가진다(N-채널 MOS 트랜지스터에 대하여 N+ 물질). 트랜지스터의 베이스(base)는 기판에 의해서 형성된다. 비절연 MOS 기술에 있어서, 기판은 전형적으로 트랜지스터가 항상 오프(off) 상태가 되도록 바이어싱(biasing)된다. N-채널 물질에 대하여, 이러한 바이어스는 기판을 회로내의 가장 낮은 음 전위(the lowest negative potential in the circuit)에 접속함으로써 이루어진다. SOI 구현예에 있어서, 채널 물질은 절연체상에 증착되므로, MOS 트랜지스터의 바디(body)는 전기적인 접속을 가지지 않는다. 이것은 "플로팅 바디 효과(floating-body effect)"로 알려져 있으며, SOI 기술로 구현된 동적 게이트의 기능 장애(malfunction of dynamic gates)를 야기할 수 있다. 플로팅 바디 효과는 로직 입력 래더(logic input ladders)에서의 트랜지스터의 임계치(threshold)를 낮춤으로써 사전충전 누설(pre-charge leakage)을 야기하는데, 이는 트랜지스터의 바디가 트랜지스터의 채널(channel)내의 전체 필드(overall field)에 기여하기 때문이다. 플로팅 바디 효과는 다른 입력 신호로부터의 결합(coupling from other input signals) 및 게이트의 로직 입력(the gate's logic input)에서의 전압에서의 임계치 아래의 변화(sub-threshold variations in voltages)에의 민감도(sensitivity)를 증가시킬 뿐만 아니라 동적 로직 게이트의 노이즈 면역성(the noise immunity of a dynamic logic gate)을 감소시킨다. 플로팅 바디 효과는 바디를 적절한 전력 공급 전위(an appropriate power supply potential)에 접속하여 바디에 "접촉(contacting)"함으로써 극복될 수 있으나, 이것은 디바이스의 캐패시턴스(capacitance)를 증가시키며 접촉 자체는 접촉의저항(the resistance of the contact)에 기인하여 저항-캐패시터(RC) 시정수(time constant)에 기여한다.
따라서, 플로팅 바디 효과가 감소되거나 제거될 수 있는 방식으로 동적 로직 회로를 구현하는 것이 바람직할 것이다.
실리콘 온 절연체 동적 로직 게이트(dyanmic Silicon-On-insulator(SOI) logic gates)에서의 누설(leakage) 및 임계치의 낮춤(threshold lowering)을 줄이는 목적은 사전충전 트랜지스터(a pre-charge transistor), 다수의 로직 입력을 가지는 하나 이상의 로직 래더(one or more logic ladders having multiple logic inputs), 음의 바이어스(a negative bias)를 생성하는 바이어스 생성기(a bias generator) 및 사전충전 신호(a pre-charge signal)가 활성상태(active)일 때에 바이어스 생성기 출력을 로직 래더의 중간 노드(intermediate nodes of the logic ladders)에 인가하는 바이어스 제어부(a bias control)를 포함하는 동적 로직 게이트로 달성된다. 바이어스 생성기는, 캐패시터를 충전하며 양으로 충전된 캐패시터 단자에서의 레벨을 접지로 쉬프트(shift)하는 지연된 부트스트랩 회로(a delayed bootstrap circuit)를 이용하여, 사전충전 입력 신호에 의해서 구동될 수 있다. 부트스트랩 회로는 음의 바이어스로서 로직 래더에 인가될 수 있는 다른 단자에서 음 전위(a negative potential)를 생성한다.
상기된 바뿐만 아니라 본 발명의 다른 목적, 특징 및 장점이 이어지는 상세한 설명에서 명백해 질 것이다.
본 발명의 특색이라고 생각되는 신규한 특징은 첨부된 청구항에서 기술된다. 그러나, 본 발명은 그 자체뿐만 아니라, 바람직한 이용 모드(mode), 이에 부가하는 목적 및 장점 또한 수반하는 도면과 결합하여 읽혀질 때에 후속하는 예시적인 실시예의 상세한 설명을 참조하여 가장 잘 이해될 것이다.
도 1a는 반도체 기판상에 형성된 MOS 트랜지스터의 구조를 도시하는 도면,
도 1b는 절연 기판(an insulating substrate)상에 형성된 MOS 트랜지스터의 구조를 도시하는 도면,
도 2는 종래 기술의 동적 로직 회로(a dynamic logic circuit)의 구조도,
도 3은 본 발명의 한 실시예에 따른 동적 로직 회로의 구조도,
도 4는 도 3의 동적 로직 회로내의 신호의 관계를 도시하는 타이밍도(timing diagram).
도면의 주요 부분에 대한 부호의 설명
10, 20 : MOS 트랜지스터 11 : 게이트(gate)
12 : 도핑된 영역(doped region) 13, 24 : 채널(channel)
14 : 반도체 기판 32 : 인버터(inverter)
이제 도면, 특히 도 1a를 참조하면, 반도체 기판(14)상의 금속 산화물 반도체(MOS) 트랜지스터(10)가 도시되어 있다. 도핑된 영역(12)은 게이트(11)상의 전위가 채널(channel)(13)내에서 어떠한 필드도 전개되지 않는 경우에 도전 장벽(conduction barriers)을 제공한다. 기판(14)은 회로내의 가장 낮은 전위 지점(본 경우에서는 접지)에 접속된다. 이러한 기판 접속은 기판(14)을 접지 전위(ground potential)에 유지시키는 바이어스로서 기여한다.
이제 도 1b를 참조하면, 절연 기판(insulating substrate)(21)상에 형성된 MOS 트랜지스터(20)가 도시되어 있다. 채널(24)의 아래쪽에 바이어스 접속이 존재하지 않으므로, 채널 물질(channel material) 또는 "바디(body)"는 전기적으로 "플로팅(floating)" 상태에 있다. 이것은 플로팅 바디 효과(the floating-body effect)를 생성한다. 전하(charge)는 채널(24)상에 축적될 수 있어서, 채널(24)내의 필드(field)에 영향을 미쳐서 누설이 증가되며 임계치는 낮아진다.
이제 도 2를 참조하면, 종래 기술의 동적 로직 회로가 도시되어 있다. 로직 입력 X 및 Y는 트랜지스터 T1 및 T7에 의해서 형성된 제 1 로직 입력 래더(a first logic input ladder)에 공급된다. 노드0은 사전충전 신호(precharge signal)가 비활성 상태(inactive state)로 세팅(setting)되는 경우에 로직 입력 래더의 조합(the combination of logic input ladders)을 평가하는(evaluates) 합 노드(summing node) 또는 평가 노드(evaluation node)이다. 사전 충전이 로직 로우 상태(a logic low state)인 경우에 풋 디바이스(foot device)(T10)는 로직 입력 래더(the logic input ladders)가 도전하지 않도록 하여 노드0이 사전충전되도록 한다. 풋 디바이스(T10)가 없다면, 노드0은 사전충전되지 않을 것이며, 소정의 로직 입력의 조합에 대하여 사전충전 단계동안에 과도 전류(excessive current)가 인출되도록 할 것이다. 사전충전 디바이스(T11)는 노드0을 사전충전하며, 사전충전 입력이 로직 로우 상태(a logic low state)로 세팅되는 경우에 노드0에 결합된 로직 입력 래더에 결합된 입력의 조합이 인버터(INV0)에 의해서 로직 값 출력을 결정한다. 트랜지스터 쌍 T1 및 T7에 의해서 형성된 래더는 자신의 게이트가 모두 로직 하이 상태(a logic high state)인 경우에 도전하여 노드0에서 NAND 기능을, INV0의 출력에서 AND 기능을 제공한다. 유사하게, 트랜지스터 쌍 T2, T8 및 트랜지스터 쌍 T3, T9는 제공된 노드0에 결합되어 두 개의 추가적인 NAND 부분을 제공하며, 이들은 트랜지스터 쌍 T1 및 T7에 의해서 형성된 래더와 로직 OR로 결합된다.
플로팅 바디 효과(floating-body effect)에 기인한 노드0으로부터의 누설은 로직 입력 래더의 중간 노드에의 트랜지스터 T4, T5 및 T6의 추가에 의해서 감소된다. 사전충전 신호가 로직 로우 상태인 경우에는, 이들 트랜지스터는 도전하며, 트랜지스터 T1, T2 및 T3의 소스 단자(source terminal)로부터 트랜지스터 T1, T2 및 T3의 각각의 바디로의 기생 캐패시턴스는 트랜지스터 T1, T2 및 T3의 바디상에서 발생하는 전압 이탈(voltage excursions)을 제한한다. 인버터(inverter)(INV1)는 사전충전 신호의 반전(inversion)을 제공하여 사전충전 신호가 로직 로우 상태(a logic low state)인 동안에 트랜지스터 T4, T5 및 T6을 인에이블링(enabling)시켜서 로직 입력 래더의 중간 노드가 접지 전위로 되도록 한다. 중간 노드가 접지로 된다면 이는 플로팅 바디 효과를 감소시키지만, 트랜지스터 T1, T2 및 T3의 바디는 (사전충전 신호가 하이 로직 상태(a high logic state)인 경우에) 평가 단계(evaluate phase) 동안에 여전히 접지 전위 위로 실질적으로 상승할 수 있다. 트랜지스터 T1, T2 및 T3의 플로팅 바디상의 전압 강하(lowering of the voltage)는 트랜지스터 T1, T2 및 T3의 소스(source)와 이들의 각각의 바디(body)사이의 기생 캐패시턴스(a parasitic capacitance)에 의해서 달성된다. 사전충전 신호가 로우 로직 상태(a low logic state)인 경우에, 트랜지스터 T4, T5 및 T6의 순간적인 도전(a momentary conduction)은 트랜지스터 T1, T2 및 T3의 바디로부터 양 전하를 제거한다.
도 3에는 플로팅 바디 효과를 더 감소시켜 노이즈 허용 한계(noise tolerance)를 증가시킨 개선된 동적 로직 회로가 도시되어 있다. 본 발명의 바람직한 실시예로서, 로직 입력 래더의 중간 노드에 접속된 트랜지스터의 소스에 음의 바이어스(a negative bias)가 인가된다. 음의 바이어스는 사전충전 주기동안에 인가되어 도 2에 도시된 회로에서 이용된 접지 기술에서 가능한 것보다 플로팅 바디 효과의 보다 큰 감소를 가능하게 한다.
바이어스 생성기(a bias generator)는 트랜지스터(T32)를 벌크 캐패시터(a bulk capacitor)로 이용하여 인버터(INV12)의 입력에서의 부트 신호(a boot signal)와 인버터(INV13)의 출력으로부터의 지연된 신호(delayed signal)사이의 차(difference)에 의해서 생성된 전하를 저장함으로써 구현된다. 기술에 있어서 이용가능한 경우에는 트랜지스터(T32)를 대신하여 이산 캐패시터(a discrete capacitor)가 이용될 수 있다. 인버터 INV12 및 INV13에 의해서 생성된 지연(delay)이 부트 신호의 음의 천이(a negative transition of the boot signal)상에서 경과된 경우에는 부트 신호는 (접지 아래의)보다 낮은 전위로 될 것인데, 이는 인버터(INV13)의 출력이 로우 로직 레벨(a low logic level)로 떨어질 것이기 때문이다. 부트 신호를 적절하게 구동하기 위하여 특별한 인버터(32)가 이용된다. 인버터(32)는 출력 단계가 유사한 MOS 트랜지스터(본 실시예에서는 PMOS 트랜지스터)를 이용하며 상보적인 MOS 트랜지스터를 이용하지 않는다는 점에서 표준 정적 인버터(a standard static inverter)와 상이하다. 이것은 부트 신호가 접지 아래로 되는 경우에 도전을 회피한다. 인버터(32)를 대신하여 표준 CMOS 인버터가 이용된다면, 부트 신호가 접지아래로 강하하는 경우에는 NMOS 트랜지스터는 자신의 채널로부터 도전할 것이다. 트랜지스터 T33 및 T34를 구동하기 위하여, 상보적인 구동 신호가 인버터(INV14)에 의해서 생성되어 PMOS 트랜지스터(T34)를 구동한다.
원샷 회로(a one-shot circuit)(30)가 제공되어 음의 바이어스를 바이어스 제어 트랜지스터(bias control transistors) T24, T25 및 T26에 인가한다. 트랜지스터 T24, T25 및 T26은 트랜지스터 T21, T22 및 T23의 각각의 소스를 접지아래로 되게하여 트랜지스터 T21, T22 및 T23내의 바디 전압 변화를 감소시킨다. 원샷 회로(30)는 비활성 하이 상태(inactive high state)로 복귀(return)되는 사전충전 신호에 기인하여 부트 신호 전압 레벨이 상승하기 전에 트랜지스터 T24, T25 및 T26이 턴 오프(turn off)될 것을 확실히 한다. 원샷 회로(30)는 소스로부터 트랜지스터 T21, T22 및 T23의 바디로의 기생 캐패시턴스(parasitic capacitances)가 완전히 방전될 때까지 트랜지스터 T24, T25 및 T26의 도전을 유지하도록 최적화된다. 본 기술 분야의 당업자는 음의 바이어스(negative bias)를 인가하는 다른 타이밍 장치가 이용될 수 있음을 이해할 것이다. 예를 들면, 부스트 신호가 음의 바이어스 레벨위로 상승하기 전에 바이어스 제어가 디스에이블링(disabling)되는 동안에는, 원샷 회로(30)는 사전충전 신호가 회로의 기능 장애(malfunction)를 야기하지 않고서 디어써트(deassert)된 후에 바이어스 제어 트랜지스터 T24, T25 및 T26을 계속하여 인에이블링(enabling)하는 것을 허용하는 것이 가능하다.
트랜지스터(T32)의 캐패시턴스는 트랜지스터 T24, T25 및 T26의 접합(junction) 또는 트랜지스터 T21, T22 및 T23의 접합의 순방향 바이어싱(forward-biasing)을 방지하는 범위로 제한되어야 한다. 트랜지스터 T21, T22 및 T23의 바디 전압은 대략 Vboot·바디 캐패시턴스 / (바디 캐패시턴스 + 소스 캐패시턴스)만큼 감소된다.
이제 도 4를 참조하면, 도 3의 회로의 동작동안에 존재하는 다양한 신호사이의 관계가 도시된다. 사전충전 신호가 천이(40)에서 로직 로우 상태(a logic low state)에 세팅되는 때에, 부트 신호는 천이(43)에서 접지 전위 아래로 된다. 천이(42)에서 인에이블 신호는 음의 전위를 로직 입력 래더의 중간 노드상에 게이트하며(gates), 천이(44)에서 중간 노드 전압은 접지(Vsrc)아래로 떨어진다. 이것은 천이(45)에서 노드1에 결합된 입력 트랜지스터의 플로팅 바디상의 전압(Vbody)을 낮춘다. 트랜지스터에 대한 Vbody의 평균 전압은 다수의 싸이클의 회로 동작에 대하여 트랜지스터의 단자상에 존재하는 전압에 의존하는데, 이는 트랜지스터의 바디가 부유(floating)하기 때문이다. 따라서, Vbody는 도 4에서 접지로 참조되지 않았으며, 대신에 바디 전압의 상대적인 변화를 나타낸다. 인에이블 신호는 부트 신호가 천이(47)에서 접지위로 상승하기 전에 천이(46)에서 디어써트되어 양의 바이어스가 로직 입력 래더의 중간 노드에 인가되는 것을 방지한다.
본 발명이 특히 바람직한 실시예를 참조하여 도시되고 기술되었지만, 본 기술 분야의 당업자는 본 발명의 사상 및 범주를 벗어나지 않고서 형태 및 세부사항에 있어서 다양한 변화가 이루어질 수 있음을 이해할 것이다. 예를 들면, 로직 래더를 형성하는 N-채널 디바이스는 P-채널 디바이스로 대체될 수 있으며, 전력 공급 레일(power supply rail)상에 양의 전압을 생성하도록 설계된 바이어스 생성기는 본 발명을 특징짓는 필수적인 구조 또는 방법 단계를 변화시키지 않고서 필연적으로 회로의 전압 레벨 동작을 역전한다.
본 발명은 동적 로직 회로에 관한 것인데, 본 발명은 회로내의 누설 전류를 감소시키는 효과를 가진다.

Claims (20)

  1. 동적 로직 회로(a dynamic logic circuit)에 있어서,
    사전충전 입력(a pre-charge input) 및 합 노드(a summing node)에 결합된 사전충전 트랜지스터(a pre-charge transistor)와,
    상기 합 노드에 결합된 적어도 하나의 로직 입력 래더(at least one logic input ladder)와,
    상기 사전충전 입력에 결합되어 음의 바이어스 레벨(a negative bias level)을 생성하는 바이어스 생성기 회로(a bias generator circuit)와,
    상기 바이어스 생성기 회로에 결합되어 상기 음의 바이어스를 상기 적어도 하나의 로직 입력 래더의 중간 노드에 인가하는 바이어스 제어 회로(a bias control circuit)
    를 포함하되,
    상기 적어도 하나의 로직 입력 래더는 플로팅 바디(a floating body)를 가지는 다수의 트랜지스터를 포함하고, 상기 다수의 트랜지스터는 다수의 로직 입력에 결합된 게이트(gate)를 가지는 동적 로직 회로.
  2. 제 1 항에 있어서,
    상기 바이어스 제어 회로는 상기 사전충전 신호가 활성 상태인 때에 상기 음의 바이어스를 상기 적어도 하나의 로직 입력 래더의 중간 노드에 인가하는 동적 로직 회로.
  3. 제 1 항 또는 2 항에 있어서,
    상기 바이어스 제어 회로는
    상기 사전충전 입력에 결합되어 상기 사전충전 입력이 활성 상태에 진입하는 때에 펄스(a pulse)를 생성하는 원샷 회로(a one shot)와,
    각기 상기 적어도 하나의 로직 입력 래더의 상기 중간 노드에 결합된 드레인(drain)과 상기 바이어스 생성기 회로에 결합된 소스(a source)와 상기 원샷 회로의 출력에 결합된 게이트(a gate)를 가지는 다수의 방전 트랜지스터(a plurality of discharge transistors)
    를 포함하는 동적 로직 회로.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 다수의 방전 트랜지스터는 실리콘-온-절연체 기술(Silicon-On-Insulator technology)로 구현되는 동적 로직 회로.
  6. 제 1 항에 있어서,
    상기 적어도 하나의 로직 입력 래더내의 상기 다수의 트랜지스터는 실리콘-온-절연체 기술로 구현되는 동적 로직 회로.
  7. 제 1 항에 있어서,
    상기 바이어스 생성기 회로는
    벌크 캐패시터(a bulk capacitor)와,
    상기 벌크 캐패시터에 결합되어 상기 벌크 캐패시터의 단자에서의 전압 레벨을 쉬프트(shift)하는 지연 회로(a delay circuit)
    를 포함하는 동적 로직 회로.
  8. 제 7 항에 있어서,
    상기 바이어스 생성기 회로는 상기 지연 회로에의 입력을 생성하는 상기 사전충전 신호를 역전하는 인버터(an inverter)를 더 포함하되, 상기 인버터는 P 채널 물질로부터 제조되어 상기 지연 회로로의 상기 입력이 음의 전위(a negative potential)를 취할 때에 도전을 회피하는 2개의 출력 트랜지스터를 가지며, 상기 출력 트랜지스터는 상보적인 로직 신호(complementray logic signal)에 의해서 구동되는 동적 로직 회로.
  9. 제 7 항에 있어서,
    상기 지연 회로는 상기 벌크 캐패시터의 제 1 단자에 결합된 입력을 가지는 제 1 인버터 및 상기 제 1 인버터의 출력에 결합된 입력과 상기 벌크 캐패시터의 제 2 단자에 결합된 입력을 가지는 제 2 인버터를 포함하는 동적 로직 회로.
  10. 제 7 항에 있어서,
    상기 벌크 캐패시터는 소스 및 드레인을 가지는 트랜지스터를 포함하되, 상기 소스 및 드레인은 접속되어 상기 벌크 캐패시터의 제 1 단자를 형성하고, 상기 트랜지스터는 상기 벌크 캐패시터의 제 2 단자를 형성하는 게이트를 더 포함하는 동적 로직 회로.
  11. 제 7 항에 있어서,
    상기 벌크 캐패시터는 이산 캐패시터(a discrete capacitor)를 포함하는 동적 로직 회로.
  12. 동적 로직 게이트(a dynamic logic gate)에 있어서,
    합 노드(a summing node)에 결합된 적어도 하나의 로직 입력 래더(at least one logic input ladder)와,
    상기 합 노드에 결합되어 사전충전 신호에 응답하여 상기 합 노드를 사전충전하는 사전충전 트랜지스터와,
    지연 회로(a delay circuit)에 결합되어 음의 바이어스 레벨(a negative bias level)을 생성하는 벌크 캐패시터를 포함하는 바이어스 생성기 회로(a bias generator circuit)와,
    상기 적어도 하나의 로직 입력 래더의 중간 노드에 결합되어 상기 바이어스를 상기 적어도 하나의 로직 입력 래더의 상기 중간 노드에 인가하는 다수의 방전 트랜지스터와,
    상기 다수의 방전 트랜지스터의 게이트에 결합되어 상기 다수의 방전 트랜지스터가 순간적으로 도전하도록 하는 원샷 회로(a one shot circuit)
    를 포함하는 동적 로직 게이트.
  13. 사전충전 신호(a pre-charge signal)에 결합된 합 노드(a summing node) 및 사전충전 입력(a pre-charge input)을 가지는 동적 로직 회로-상기 동적 로직 회로는 다수의 로직 입력을 가짐-내의 사전충전 누설을 감소시키는 방법에 있어서,
    상기 동적 로직 회로의 상기 합 노드를 사전충전하는 단계와,
    상기 사전충전 신호의 활성 상태로의 천이(a transition)에 응답하여 음의 바이어스를 생성하는 단계와,
    상기 음의 바이어스를 생성하는 단계에 뒤이어 상기 음의 바이어스를 상기 동적 로직 회로내의 로직 입력 래더의 중간 노드에 인가하는 단계
    를 포함하는 동적 로직 회로의 사전충전 누설 감소 방법.
  14. 제 13 항에 있어서,
    상기 음의 바이어스를 상기 동적 로직 회로내의 로직 입력 래더의 중간 노드에 인가하는 단계는 상기 사전충전 신호가 활성 상태인 동안에 상기 음의 바이어스를 인가하는 동적 로직 회로의 사전충전 누설 감소 방법.
  15. 제 14 항에 있어서,
    상기 동적 로직 회로는 적어도 하나의 로직 입력 래더를 더 포함하고, 상기 방법은 상기 다수의 로직 입력의 상태와 일치하여 상기 적어도 하나의 로직 입력 래더를 통하여 상기 합 노드를 방전하는 단계를 더 포함하는 동적 로직 회로의 사전충전 누설 감소 방법.
  16. 제 13 항에 있어서,
    상기 동적 로직 회로는 적어도 하나의 로직 입력 래더를 더 포함하고, 상기 방법은 상기 다수의 로직 입력의 상태와 일치하여 상기 적어도 하나의 로직 입력 래더를 통하여 상기 합 노드를 방전하는 단계를 더 포함하는 동적 로직 회로의 사전충전 누설 감소 방법.
  17. 제 13 항에 있어서,
    상기 동적 로직 회로는 원샷 회로(a one-shot circuit)를 더 포함하고, 상기인가하는 단계는 상기 원샷 회로의 출력과 일치하여 순간적으로 수행되는 동적 로직 회로의 사전충전 누설 감소 방법.
  18. 제 13 항에 있어서,
    상기 동적 로직 회로는 벌크 캐패시터를 가지는 바이어스 생성기(a bias generator)를 포함하고, 상기 생성하는 단계는
    상기 벌크 캐패시터를 충전하는 단계와,
    상기 충전 단계에 응답하여 상기 벌크 캐패시터의 제 1 단자에서의 전압 레벨을 쉬프트(shift)하는 단계
    를 포함하는 동적 로직 회로의 사전충전 누설 감소 방법.
  19. 제 13 항에 있어서,
    상기 동적 로직 회로는 벌크 캐패시터를 가지는 바이어스 생성기를 더 포함하고, 상기 생성하는 단계는
    상기 벌크 캐패시터를 충전하는 단계와,
    상기 충전 단계에 응답하여 상기 벌크 캐패시터의 제 1 단자에서의 전압 레벨을 쉬프트(shift)하는 단계
    를 포함하는 동적 로직 회로의 사전충전 누설 감소 방법.
  20. 제 13 항에 있어서,
    상기 동적 로직 회로는 실리콘 온 절연체 트랜지스터(Silicon-On-Insulator transistor)를 포함하고, 상기 음의 바이어스를 상기 동적 로직 회로내의 로직 입력 래더의 중간 노드에 인가하는 상기 단계는 상기 중간 노드중 하나에 결합된 적어도 하나의 실리콘-온-절연체 트랜지스터의 바디의 전압의 방전을 야기하는 동적 로직 회로의 사전충전 누설 감소 방법.
KR10-2001-0042197A 2000-07-31 2001-07-13 동적 실리콘-온-절연체 로직 회로에서의 누설을감소시키는 방법 및 장치 KR100432848B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/629,133 2000-07-31
US09/629,133 US6288572B1 (en) 2000-07-31 2000-07-31 Method and apparatus for reducing leakage in dynamic silicon-on-insulator logic circuits

Publications (2)

Publication Number Publication Date
KR20020010862A KR20020010862A (ko) 2002-02-06
KR100432848B1 true KR100432848B1 (ko) 2004-05-22

Family

ID=24521722

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0042197A KR100432848B1 (ko) 2000-07-31 2001-07-13 동적 실리콘-온-절연체 로직 회로에서의 누설을감소시키는 방법 및 장치

Country Status (2)

Country Link
US (1) US6288572B1 (ko)
KR (1) KR100432848B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6931607B2 (en) * 2002-10-29 2005-08-16 Hewlett-Packard Development Company, L.P. System and method for designing circuits in a SOI process
US6836871B2 (en) * 2002-10-29 2004-12-28 Hewlett-Packard Development Company, L.P. Process and system for developing dynamic circuit guidelines
US6917221B2 (en) * 2003-04-28 2005-07-12 International Business Machines Corporation Method and apparatus for enhancing the soft error rate immunity of dynamic logic circuits
US6964897B2 (en) * 2003-06-09 2005-11-15 International Business Machines Corporation SOI trench capacitor cell incorporating a low-leakage floating body array transistor
US7012387B1 (en) 2004-01-15 2006-03-14 Yazaki North America, Inc. Circuit that eliminates the sneak path for dual-speed DC motors
US7202705B2 (en) * 2004-10-14 2007-04-10 International Business Machines Corporation Dynamic logic circuit apparatus and method for reducing leakage power consumption via separate clock and output stage control
US7193446B2 (en) * 2004-11-18 2007-03-20 International Business Machines Corporation Dynamic logic circuit incorporating reduced leakage state-retaining devices
KR100752656B1 (ko) 2006-02-23 2007-08-29 삼성전자주식회사 전하 전달 소자의 바디 바이어스 전압을 선택적으로제어하는 전하 전달 스위치 회로 및 이를 포함하는 승압전압 발생 회로
CN113299669A (zh) * 2021-05-24 2021-08-24 天津市滨海新区微电子研究院 基于部分耗尽型绝缘体上硅的神经元结构及其工作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049230A (en) * 1998-03-06 2000-04-11 International Business Machines Corporation Silicon on insulator domino logic circuits
US6150834A (en) * 1998-11-12 2000-11-21 International Business Machines Corporation Elimination of SOI parasitic bipolar effect
US6188247B1 (en) * 1999-01-29 2001-02-13 International Business Machines Corporation Method and apparatus for elimination of parasitic bipolar action in logic circuits for history removal under stack contention including complementary oxide semiconductor (CMOS) silicon on insulator (SOI) elements
US6094072A (en) * 1999-03-16 2000-07-25 International Business Machines Corporation Methods and apparatus for bipolar elimination in silicon-on-insulator (SOI) domino circuits
US6150869A (en) * 1999-04-09 2000-11-21 International Business Machines Corporation Method and apparatus for body control in silicon-on-insulator (SOI) domino circuits
US6163173A (en) * 1999-05-05 2000-12-19 International Business Machines Corporation Method and apparatus for implementing adjustable logic threshold in dynamic circuits for maximizing circuit performance

Also Published As

Publication number Publication date
US6288572B1 (en) 2001-09-11
KR20020010862A (ko) 2002-02-06

Similar Documents

Publication Publication Date Title
US6157216A (en) Circuit driver on SOI for merged logic and memory circuits
KR100302251B1 (ko) 동적임계치mos트랜지스터를사용한버퍼
US6281737B1 (en) Method and apparatus for reducing parasitic bipolar current in a silicon-on-insulator transistor
US5469099A (en) Power-on reset signal generator and operating method thereof
US4670668A (en) Substrate bias generator with power supply control means to sequence application of bias and power to prevent CMOS SCR latch-up
US6504212B1 (en) Method and apparatus for enhanced SOI passgate operations
US6373321B1 (en) CMOS semiconductor device
US6222394B1 (en) SOI CMOS sense amplifier with enhanced matching characteristics and sense point tolerance
US6433589B1 (en) Sense amplifier and method for sensing signals in a silicon-on-insulator integrated circuit
JPH04355298A (ja) 高い出力利得を得るデータ出力ドライバー
KR100432848B1 (ko) 동적 실리콘-온-절연체 로직 회로에서의 누설을감소시키는 방법 및 장치
JPH04249359A (ja) 基板バイアス発生装置
US6150869A (en) Method and apparatus for body control in silicon-on-insulator (SOI) domino circuits
US4609836A (en) CMOS transmission circuit
US6326814B1 (en) Method and apparatus for enhancing noise tolerance in dynamic silicon-on-insulator logic gates
JP3179059B2 (ja) バス制御バッファー増幅器
US4004170A (en) MOSFET latching driver
US5646556A (en) Apparatus and method for precharging bus conductors to minimize both drive delay and crosstalk within the bus
US6917082B1 (en) Gate-body cross-link circuitry for metal-oxide-semiconductor transistor circuits
US4529889A (en) Sense amplifier latch voltage waveform generator circuit
JP3782937B2 (ja) 論理回路
US6441646B1 (en) Structure and method of alternating precharge in dynamic SOI circuits
US6271686B2 (en) Method for elimination of parasitic bipolar action in silicon on insulator (SOI) dynamic logic circuits
GB2334391A (en) CMOS standby current reduction
JPH0217967B2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee