JPH04249359A - 基板バイアス発生装置 - Google Patents
基板バイアス発生装置Info
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- JPH04249359A JPH04249359A JP3014059A JP1405991A JPH04249359A JP H04249359 A JPH04249359 A JP H04249359A JP 3014059 A JP3014059 A JP 3014059A JP 1405991 A JP1405991 A JP 1405991A JP H04249359 A JPH04249359 A JP H04249359A
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- 239000000758 substrate Substances 0.000 title claims abstract description 105
- 230000008878 coupling Effects 0.000 claims abstract description 18
- 238000010168 coupling process Methods 0.000 claims abstract description 18
- 238000005859 coupling reaction Methods 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims description 37
- 230000004044 response Effects 0.000 claims description 36
- 238000007599 discharging Methods 0.000 claims description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 abstract description 57
- 238000000034 method Methods 0.000 abstract description 4
- 238000007493 shaping process Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 12
- 230000003111 delayed effect Effects 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、基板バイアス発生装置
に関し、特に、リングオシレータの出力を入力とする２
つの論理ゲートの出力を用いて２つのチャージポンプを
駆動することによって基板バイアスを発生する構成の基
板バイアス発生装置に関する。
に関し、特に、リングオシレータの出力を入力とする２
つの論理ゲートの出力を用いて２つのチャージポンプを
駆動することによって基板バイアスを発生する構成の基
板バイアス発生装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装
置は、１つの半導体基板上に形成される多くのＭＯＳト
ランジスタを構成要素とする半導体集積回路装置である
。通常、このような半導体集積回路装置においては、半
導体基板の電位が常時所定の電位に保持されていること
が望ましい。
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装
置は、１つの半導体基板上に形成される多くのＭＯＳト
ランジスタを構成要素とする半導体集積回路装置である
。通常、このような半導体集積回路装置においては、半
導体基板の電位が常時所定の電位に保持されていること
が望ましい。
【０００３】図７は、このような半導体集積回路装置の
一部の断面構造の一例を示す図である。図７には、１個
のＭＯＳトランジスタと、配線領域とを形成する不純物
領域が代表的に示される。図７を参照して、ＭＯＳトラ
ンジスタは、Ｐ型半導体基板１３０の表面の領域に形成
され、ソースおよびドレイン領域となるＮ型不純物領域
１３１および１３２と、ゲート電極１３３とを含む。ゲ
ート電極１３３とＰ型基板１３０との間にはゲート絶縁
膜１３４が形成される。このゲート電極１３３への印加
電圧に応じて、ソース領域１３１およびドレイン領域１
３２間にチャネルが形成される。配線領域となるＮ型不
純物領域１３５は、たとえば、不純物領域１３１と間隔
を隔ててＰ型基板１３０表面に設けられる。不純物領域
１３１および１３５間のＰ型基板１３０表面上には、膜
厚の厚いフィルタ絶縁膜１３７を介して信号線１３６が
設けられる。
一部の断面構造の一例を示す図である。図７には、１個
のＭＯＳトランジスタと、配線領域とを形成する不純物
領域が代表的に示される。図７を参照して、ＭＯＳトラ
ンジスタは、Ｐ型半導体基板１３０の表面の領域に形成
され、ソースおよびドレイン領域となるＮ型不純物領域
１３１および１３２と、ゲート電極１３３とを含む。ゲ
ート電極１３３とＰ型基板１３０との間にはゲート絶縁
膜１３４が形成される。このゲート電極１３３への印加
電圧に応じて、ソース領域１３１およびドレイン領域１
３２間にチャネルが形成される。配線領域となるＮ型不
純物領域１３５は、たとえば、不純物領域１３１と間隔
を隔ててＰ型基板１３０表面に設けられる。不純物領域
１３１および１３５間のＰ型基板１３０表面上には、膜
厚の厚いフィルタ絶縁膜１３７を介して信号線１３６が
設けられる。
【０００４】図７において、ＭＯＳトランジスタの導通
時には、ドレイン１３２の近傍でホットエレクトロンお
よびこれと対をなすホールが発生する。発生したホット
エレクトロンの大半はドレイン１３２に流れる。一方、
発生したホールの大半はＰ型基板１３０に流れる。これ
によってＰ型基板１３０の電位が上昇する。Ｐ型基板１
３０の電位が上昇すると次のような問題が生じる。
時には、ドレイン１３２の近傍でホットエレクトロンお
よびこれと対をなすホールが発生する。発生したホット
エレクトロンの大半はドレイン１３２に流れる。一方、
発生したホールの大半はＰ型基板１３０に流れる。これ
によってＰ型基板１３０の電位が上昇する。Ｐ型基板１
３０の電位が上昇すると次のような問題が生じる。
【０００５】すなわち、ソース領域１３１およびドレイ
ン領域１３２の各々とＰ型基板１３０とによって形成さ
れるＰＮ接合および、配線領域１３５とＰ型基板１３０
とによって形成されるＰＮ接合が各々順バイアス状態と
なる。この結果、ソース領域１３１，ドレイン領域１３
２，および配線領域１３５の各々とＰ型基板１３０との
間にリーク電流が流れるので、ゲート電極１３３への電
圧変化に応答してソース領域１３１およびドレイン領域
１３２間にチャネルが形成されなくなったり、配線領域
１３５を介しての信号伝達が迅速に行なわれなくなった
りする。
ン領域１３２の各々とＰ型基板１３０とによって形成さ
れるＰＮ接合および、配線領域１３５とＰ型基板１３０
とによって形成されるＰＮ接合が各々順バイアス状態と
なる。この結果、ソース領域１３１，ドレイン領域１３
２，および配線領域１３５の各々とＰ型基板１３０との
間にリーク電流が流れるので、ゲート電極１３３への電
圧変化に応答してソース領域１３１およびドレイン領域
１３２間にチャネルが形成されなくなったり、配線領域
１３５を介しての信号伝達が迅速に行なわれなくなった
りする。
【０００６】また、配線１３６が動作電源電圧レベルの
信号を伝達するような場合、Ｐ型基板１３０の電位が高
いと、配線１３６の電位によって不純物領域１３１およ
び１３５間のＰ型基板１３０表面にチャネルが形成され
やすい。すなわち、配線１３６，絶縁膜１３７，Ｎ型領
域１３１および１３５によって形成される寄生ＭＯＳト
ランジスタが動作しやすい。このような、本来半導体基
板１３０上に設けられた回路素子ではない寄生素子が動
作すると、本来の回路素子の動作に悪影響が及ぼされる
。
信号を伝達するような場合、Ｐ型基板１３０の電位が高
いと、配線１３６の電位によって不純物領域１３１およ
び１３５間のＰ型基板１３０表面にチャネルが形成され
やすい。すなわち、配線１３６，絶縁膜１３７，Ｎ型領
域１３１および１３５によって形成される寄生ＭＯＳト
ランジスタが動作しやすい。このような、本来半導体基
板１３０上に設けられた回路素子ではない寄生素子が動
作すると、本来の回路素子の動作に悪影響が及ぼされる
。
【０００７】さらに、ＭＯＳトランジスタのしきい値電
圧Ｖｔｈは、このＭＯＳトランジスタが形成された半導
体基板１３０の電位に依存する。図８は、Ｐ型半導体基
板上に形成されたＮチャネルＭＯＳトランジスタのしき
い値電圧Ｖｔｈと、Ｐ型半導体基板の電位ＶＢＢとの関
係を示すグラフである。図８の横軸上において、電位Ｖ
ＢＢの絶対値は原点から離れるほど大きい。図８からわ
かるように、ＭＯＳトランジスタのしきい値電圧Ｖｔｈ
は、半導体基板の電位ＶＢＢが高い領域（図における−
Ｖ１以上の領域）においては半導体基板の電位ＶＢＢの
変化に応じて大きく変化する。しかし、半導体基板の電
位ＶＢＢが比較的低い領域（図における、−Ｖ１〜−Ｖ
２の領域）においては、ＭＯＳトランジスタのしきい値
電圧Ｖｔｈは半導体基板の電位ＶＢＢの変化にかかわら
ずほぼ一定に保たれる。したがって、図７において、Ｐ
型基板１３０の電位が図８における負の電位領域（−Ｖ
１〜−Ｖ２）程度であれば、ゲート電極１３３，絶縁膜
１３４，Ｎ型領域１３１および１３２によって形成され
るＭＯＳトランジスタのしきい値電圧はＰ型基板１３０
の電位のわずかな変動に影響されずに、かつ、パンチス
ルー等を生じずに安定した動作を行なう。しかしながら
、Ｐ型基板１３０の電位が高いと、このＭＯＳトランジ
スタのしきい値電圧はＰ型基板１３０の電位のわずかな
変動に応答して大きく変化するため、このＭＯＳトラン
ジスタは安定した動作を行なわない。
圧Ｖｔｈは、このＭＯＳトランジスタが形成された半導
体基板１３０の電位に依存する。図８は、Ｐ型半導体基
板上に形成されたＮチャネルＭＯＳトランジスタのしき
い値電圧Ｖｔｈと、Ｐ型半導体基板の電位ＶＢＢとの関
係を示すグラフである。図８の横軸上において、電位Ｖ
ＢＢの絶対値は原点から離れるほど大きい。図８からわ
かるように、ＭＯＳトランジスタのしきい値電圧Ｖｔｈ
は、半導体基板の電位ＶＢＢが高い領域（図における−
Ｖ１以上の領域）においては半導体基板の電位ＶＢＢの
変化に応じて大きく変化する。しかし、半導体基板の電
位ＶＢＢが比較的低い領域（図における、−Ｖ１〜−Ｖ
２の領域）においては、ＭＯＳトランジスタのしきい値
電圧Ｖｔｈは半導体基板の電位ＶＢＢの変化にかかわら
ずほぼ一定に保たれる。したがって、図７において、Ｐ
型基板１３０の電位が図８における負の電位領域（−Ｖ
１〜−Ｖ２）程度であれば、ゲート電極１３３，絶縁膜
１３４，Ｎ型領域１３１および１３２によって形成され
るＭＯＳトランジスタのしきい値電圧はＰ型基板１３０
の電位のわずかな変動に影響されずに、かつ、パンチス
ルー等を生じずに安定した動作を行なう。しかしながら
、Ｐ型基板１３０の電位が高いと、このＭＯＳトランジ
スタのしきい値電圧はＰ型基板１３０の電位のわずかな
変動に応答して大きく変化するため、このＭＯＳトラン
ジスタは安定した動作を行なわない。
【０００８】Ｐ型基板１３０の電位の上昇による上記の
ような問題を回避するために、Ｐ型基板１３０には、た
とえば、図８における電位領域（−Ｖ１〜−Ｖ２）程度
の、負の所定電位が与えられる。従来、半導体基板に供
給されるべきこのような負の所定電位（以下、基板バイ
アスと呼ぶ）を発生するための回路（以下、基板バイア
ス発生回路と呼ぶ）は、この半導体基板の外部に設けら
れた。しかし、最近では、基板バイアス発生回路はこの
半導体基板上に形成される。
ような問題を回避するために、Ｐ型基板１３０には、た
とえば、図８における電位領域（−Ｖ１〜−Ｖ２）程度
の、負の所定電位が与えられる。従来、半導体基板に供
給されるべきこのような負の所定電位（以下、基板バイ
アスと呼ぶ）を発生するための回路（以下、基板バイア
ス発生回路と呼ぶ）は、この半導体基板の外部に設けら
れた。しかし、最近では、基板バイアス発生回路はこの
半導体基板上に形成される。
【０００９】図６は、基板バイアス発生回路を有する半
導体集積回路装置の全体構成を示す図である。図６を参
照して、ＭＯＳトランジスタを構成素子とする半導体集
積回路装置１００は、半導体基板１３０上に形成される
機能回路１１０および基板バイアス発生回路１２０を含
む。機能回路１１０は、この半導体集積回路装置の本来
の機能を実現する。一方、基板バイアス発生回路１２０
は、負の所定電位を基板バイアスとして発生する。発生
された基板バイアスＶＢＢは、半導体基板１３０に印加
される。これによって、機能回路１１０に半導体基板１
３０の電位に起因する誤動作が生じるという問題が回避
される。
導体集積回路装置の全体構成を示す図である。図６を参
照して、ＭＯＳトランジスタを構成素子とする半導体集
積回路装置１００は、半導体基板１３０上に形成される
機能回路１１０および基板バイアス発生回路１２０を含
む。機能回路１１０は、この半導体集積回路装置の本来
の機能を実現する。一方、基板バイアス発生回路１２０
は、負の所定電位を基板バイアスとして発生する。発生
された基板バイアスＶＢＢは、半導体基板１３０に印加
される。これによって、機能回路１１０に半導体基板１
３０の電位に起因する誤動作が生じるという問題が回避
される。
【００１０】図４は、図６における基板バイアス発生回
路１２０として用いられる回路の一例を示す図である。 図５は、図４に示される基板バイアス発生回路の動作を
説明するためのタイミングチャート図である。以下、図
４および図５を参照しながら、従来の基板バイアス発生
回路の構成および動作について説明する。
路１２０として用いられる回路の一例を示す図である。 図５は、図４に示される基板バイアス発生回路の動作を
説明するためのタイミングチャート図である。以下、図
４および図５を参照しながら、従来の基板バイアス発生
回路の構成および動作について説明する。
【００１１】図４を参照して、従来の基板バイアス発生
回路は、リングオシレータ３０と、波形整形回路４０と
、チャージポンプ回路５０および５１と、２入力ＮＯＲ
ゲート１７と、２入力ＮＡＮＤゲート１６とを含む。
回路は、リングオシレータ３０と、波形整形回路４０と
、チャージポンプ回路５０および５１と、２入力ＮＯＲ
ゲート１７と、２入力ＮＡＮＤゲート１６とを含む。
【００１２】リングオシレータ３０は、直列に接続され
た７個のインバータ１〜７を含む。７段目のインバータ
７の出力電位はインバータ７に入力される。したがって
、インバータ１〜７の各々の出力論理レベルは、６個の
インバータによる遅延時間に相当する周期で切換わり、
発振する。インバータ１，３，５，および７のそれぞれ
の出力電位はほぼ同相であり、インバータ２，４，およ
び６のそれぞれの出力電位もほぼ同相である。インバー
タ３の出力電位はインバータ１の出力電位よりも２つの
インバータによる遅延時間分だけ遅れた位相を示し、イ
ンバータ５の出力電位はインバータ３の出力電位よりも
さらに２つのインバータによる遅延時間分遅れた位相を
示し、インバータ７の出力電位はインバータ５の出力電
位よりもさらに２つのインバータによる遅延時間分遅れ
た位相を示す。インバータ２，４，および６の出力電位
と、インバータ１，３，５，および７の出力電位とは逆
相である。インバータ２の出力電位は、インバータ１の
出力電位と１８０度だけ異なる位相を示し、インバータ
４の出力電位はインバータ２の出力電位よりも２つのイ
ンバータによる遅延時間分遅れた位相を示し、インバー
タ６の出力電位はインバータ４の出力電位よりもさらに
２つのインバータによる遅延時間分遅れた位相を示す。
た７個のインバータ１〜７を含む。７段目のインバータ
７の出力電位はインバータ７に入力される。したがって
、インバータ１〜７の各々の出力論理レベルは、６個の
インバータによる遅延時間に相当する周期で切換わり、
発振する。インバータ１，３，５，および７のそれぞれ
の出力電位はほぼ同相であり、インバータ２，４，およ
び６のそれぞれの出力電位もほぼ同相である。インバー
タ３の出力電位はインバータ１の出力電位よりも２つの
インバータによる遅延時間分だけ遅れた位相を示し、イ
ンバータ５の出力電位はインバータ３の出力電位よりも
さらに２つのインバータによる遅延時間分遅れた位相を
示し、インバータ７の出力電位はインバータ５の出力電
位よりもさらに２つのインバータによる遅延時間分遅れ
た位相を示す。インバータ２，４，および６の出力電位
と、インバータ１，３，５，および７の出力電位とは逆
相である。インバータ２の出力電位は、インバータ１の
出力電位と１８０度だけ異なる位相を示し、インバータ
４の出力電位はインバータ２の出力電位よりも２つのイ
ンバータによる遅延時間分遅れた位相を示し、インバー
タ６の出力電位はインバータ４の出力電位よりもさらに
２つのインバータによる遅延時間分遅れた位相を示す。
【００１３】波形整形回路４０は、電源Ｖｃｃと接地と
の間に設けられる、ＰチャネルＭＯＳトランジスタ８お
よび９と、ＮチャネルＭＯＳトランジスタ１０および１
１とを含む。トランジスタ８および１１のゲートはイン
バータ５の出力端（ノードＢ）に接続され、トランジス
タ９および１０のゲートはインバータ７の出力端（ノー
ドＣ）に接続される。したがって、トランジスタ８とト
ランジスタ１１とは相補的にＯＮ／ＯＦＦし、トランジ
スタ９とトランジスタ１０とは互いに相補的にＯＮ／Ｏ
ＦＦする。ノードＢの電位とノードＣの電位とは、２つ
のインバータによる遅延時間分だけ異なる位相を示す（
図５（ａ）参照）ので、インバータ８および９がともに
ＯＮ状態である時間および、インバータ１０および１１
がともにＯＮ状態である時間は短い。一方、トランジス
タ９および１０の接続点Ｅの電位は、トランジスタ８お
よび９がともにＯＮ状態となったことに応答して、電源
Ｖｃｃの高電圧によって立上がり、トランジスタ１０お
よび１１がともにＯＮ状態となったことに応答して、接
地電位によって立下がる。したがって、ノードＥの電位
は図５（ｂ）において実線で示されるように、ノードＣ
の電位と同じ位相を有し、かつ、ノードＣの電位よりも
急峻な変化を示す。すなわち、ノードＥには、ノードＣ
の電位波形が整形されて現われる。
の間に設けられる、ＰチャネルＭＯＳトランジスタ８お
よび９と、ＮチャネルＭＯＳトランジスタ１０および１
１とを含む。トランジスタ８および１１のゲートはイン
バータ５の出力端（ノードＢ）に接続され、トランジス
タ９および１０のゲートはインバータ７の出力端（ノー
ドＣ）に接続される。したがって、トランジスタ８とト
ランジスタ１１とは相補的にＯＮ／ＯＦＦし、トランジ
スタ９とトランジスタ１０とは互いに相補的にＯＮ／Ｏ
ＦＦする。ノードＢの電位とノードＣの電位とは、２つ
のインバータによる遅延時間分だけ異なる位相を示す（
図５（ａ）参照）ので、インバータ８および９がともに
ＯＮ状態である時間および、インバータ１０および１１
がともにＯＮ状態である時間は短い。一方、トランジス
タ９および１０の接続点Ｅの電位は、トランジスタ８お
よび９がともにＯＮ状態となったことに応答して、電源
Ｖｃｃの高電圧によって立上がり、トランジスタ１０お
よび１１がともにＯＮ状態となったことに応答して、接
地電位によって立下がる。したがって、ノードＥの電位
は図５（ｂ）において実線で示されるように、ノードＣ
の電位と同じ位相を有し、かつ、ノードＣの電位よりも
急峻な変化を示す。すなわち、ノードＥには、ノードＣ
の電位波形が整形されて現われる。
【００１４】ノードＥの電位はインバータ２５および２
６を介してノードＪに伝達される。ノードＥの電位の立
上がりおよび立下がりは急峻であるため、ノードＥの電
位波形は、その位相をインバータ２５および２６によっ
てほとんど遅らされることなくノードＪに伝達される（
図５（ｂ）における破線参照）。
６を介してノードＪに伝達される。ノードＥの電位の立
上がりおよび立下がりは急峻であるため、ノードＥの電
位波形は、その位相をインバータ２５および２６によっ
てほとんど遅らされることなくノードＪに伝達される（
図５（ｂ）における破線参照）。
【００１５】ノードＥおよびＪの電位はともに、ＮＯＲ
ゲート１７およびＮＡＮＤゲート１６に与えられる。し
たがって、ＮＯＲゲート１７の出力は図５（ｄ）に示さ
れるように、ノードＥおよびＧの電位がともにローレベ
ルである期間にのみハイレベルとなる。一方、ＮＡＮＤ
ゲート１６の出力は、図５（ｃ）に示されるように、ノ
ードＥおよびＧの電位がともにハイレベルである期間に
のみローレベルとなる。
ゲート１７およびＮＡＮＤゲート１６に与えられる。し
たがって、ＮＯＲゲート１７の出力は図５（ｄ）に示さ
れるように、ノードＥおよびＧの電位がともにローレベ
ルである期間にのみハイレベルとなる。一方、ＮＡＮＤ
ゲート１６の出力は、図５（ｃ）に示されるように、ノ
ードＥおよびＧの電位がともにハイレベルである期間に
のみローレベルとなる。
【００１６】ＮＯＲゲート１７の出力はインバータ１８
によって反転される。したがって、インバータ１８の出
力は図５（ｅ）に示されるように、ＮＡＮＤゲート１６
の出力とほぼ１８０度異なる位相を示す。このインバー
タ１８の出力および、ＮＡＮＤゲート１６の出力がそれ
ぞれ、チャージポンプ回路５０および５１に入力される
。チャージポンプ回路５０は、インバータ１８の出力端
（ノードＧ）と基板１３０との間に直列に接続されるキ
ャパシタ２０およびＰチャネルＭＯＳトランジスタ２３
と、キャパシタ２０およびトランジスタ２３の接続点と
接地との間に設けられるＰチャネルＭＯＳトランジスタ
２４とを含む。チャージポンプ回路５１は、ＮＡＮＤゲ
ート１６の出力端（ノードＦ）と基板１３０との間に直
接に接続されるキャパシタ１９およびＰチャネルＭＯＳ
トランジスタ２１と、キャパシタ１９およびトランジス
タ２１の接続点と接地との間に設けられるＰチャネルＭ
ＯＳトランジスタ２２とを含む。トランジスタ２３およ
び２１は各々ダイオード接続される。トランジスタ２２
のＯＮ／ＯＦＦは、ノードＩの電位によって制御され、
トランジスタ２４のＯＮ／ＯＦＦはノードＨの電位によ
って制御される。トランジスタ２１および２２のバック
ゲートバイアス電圧はＮＡＮＤゲート１６の出力電圧で
あり、トランジスタ２３および２４のバックゲートバイ
アス電圧はインバータ１８の出力電圧である。
によって反転される。したがって、インバータ１８の出
力は図５（ｅ）に示されるように、ＮＡＮＤゲート１６
の出力とほぼ１８０度異なる位相を示す。このインバー
タ１８の出力および、ＮＡＮＤゲート１６の出力がそれ
ぞれ、チャージポンプ回路５０および５１に入力される
。チャージポンプ回路５０は、インバータ１８の出力端
（ノードＧ）と基板１３０との間に直列に接続されるキ
ャパシタ２０およびＰチャネルＭＯＳトランジスタ２３
と、キャパシタ２０およびトランジスタ２３の接続点と
接地との間に設けられるＰチャネルＭＯＳトランジスタ
２４とを含む。チャージポンプ回路５１は、ＮＡＮＤゲ
ート１６の出力端（ノードＦ）と基板１３０との間に直
接に接続されるキャパシタ１９およびＰチャネルＭＯＳ
トランジスタ２１と、キャパシタ１９およびトランジス
タ２１の接続点と接地との間に設けられるＰチャネルＭ
ＯＳトランジスタ２２とを含む。トランジスタ２３およ
び２１は各々ダイオード接続される。トランジスタ２２
のＯＮ／ＯＦＦは、ノードＩの電位によって制御され、
トランジスタ２４のＯＮ／ＯＦＦはノードＨの電位によ
って制御される。トランジスタ２１および２２のバック
ゲートバイアス電圧はＮＡＮＤゲート１６の出力電圧で
あり、トランジスタ２３および２４のバックゲートバイ
アス電圧はインバータ１８の出力電圧である。
【００１７】以下の説明においては、電源電位Ｖｃｃと
接地電位０Ｖとの中間の電位（Ｖｃｃ／２）よりも高い
電位および低い電位をそれぞれ、ハイレベルの電圧およ
びローレベルの電圧とする。
接地電位０Ｖとの中間の電位（Ｖｃｃ／２）よりも高い
電位および低い電位をそれぞれ、ハイレベルの電圧およ
びローレベルの電圧とする。
【００１８】チャージポンプ回路５０において、ノード
Ｇの電位が電源電位Ｖｃｃから接地電位に立下がると、
これに応答してノードＩの電位もキャパシタ２０のカッ
プリングによって低下し始める。一方、チャージポンプ
回路５１においては、ノードＦの電位が接地電位から電
源電位Ｖｃｃに上昇するので、ノードＨの電位がキャパ
シタ１９のカップリングによって上昇し始める。ノード
Ｈの電位上昇によってトランジスタ２４がＯＦＦ状態と
なると、キャパシタ２０の放電経路が遮断されるため、
ノードＩにキャパシタ２０から放電された負の電荷が蓄
積され始める。これによってノードＩの電位は接地電位
以下に下降し始め、最終的に、電源電位Ｖｃｃと同じ絶
対値を有する負の電位（−Ｖｃｃ）となる。したがって
、トランジスタ２３がＯＮ状態となって、基板１３０に
、ノードＩの電位（−Ｖｃｃ）よりもＰチャネルＭＯＳ
トランジスタのしきい値電圧Ｖｔｈｐだけ高い電位（−
Ｖｃｃ＋Ｖｔｈｐ）を基板バイアスＶＢＢとして与える
。一方、ノードＩの電位降下に応答してトランジスタ２
２が導通するので、ノードＨの電位はノードＫの電位（
−Ｖｃｃ＋Ｖｔｈｐ）よりも高い接地電位となる。した
がって、トランジスタ２１はＯＦＦ状態となる。トラン
ジスタ２３が導通して基板１３０に負の電位（−Ｖｃｃ
＋Ｖｔｈｐ）を供給し、トランジスタ２１がＯＦＦ状態
にある状態はノードＧの電位がローレベルである期間（
ノードＦの電位がハイレベルである期間）持続される。
Ｇの電位が電源電位Ｖｃｃから接地電位に立下がると、
これに応答してノードＩの電位もキャパシタ２０のカッ
プリングによって低下し始める。一方、チャージポンプ
回路５１においては、ノードＦの電位が接地電位から電
源電位Ｖｃｃに上昇するので、ノードＨの電位がキャパ
シタ１９のカップリングによって上昇し始める。ノード
Ｈの電位上昇によってトランジスタ２４がＯＦＦ状態と
なると、キャパシタ２０の放電経路が遮断されるため、
ノードＩにキャパシタ２０から放電された負の電荷が蓄
積され始める。これによってノードＩの電位は接地電位
以下に下降し始め、最終的に、電源電位Ｖｃｃと同じ絶
対値を有する負の電位（−Ｖｃｃ）となる。したがって
、トランジスタ２３がＯＮ状態となって、基板１３０に
、ノードＩの電位（−Ｖｃｃ）よりもＰチャネルＭＯＳ
トランジスタのしきい値電圧Ｖｔｈｐだけ高い電位（−
Ｖｃｃ＋Ｖｔｈｐ）を基板バイアスＶＢＢとして与える
。一方、ノードＩの電位降下に応答してトランジスタ２
２が導通するので、ノードＨの電位はノードＫの電位（
−Ｖｃｃ＋Ｖｔｈｐ）よりも高い接地電位となる。した
がって、トランジスタ２１はＯＦＦ状態となる。トラン
ジスタ２３が導通して基板１３０に負の電位（−Ｖｃｃ
＋Ｖｔｈｐ）を供給し、トランジスタ２１がＯＦＦ状態
にある状態はノードＧの電位がローレベルである期間（
ノードＦの電位がハイレベルである期間）持続される。
【００１９】逆に、ノードＦの電位の立下がり時には、
チャージポンプ回路５１がノードＧの電位の立下がり時
におけるチャージポンプ回路５０と同じ動作を行なう。 すなわち、ノードＦの電位が電源電位Ｖｃｃから接地電
位に立下がると、これに応答してノードＨの電位もキャ
パシタ１９のカップリングによって低下し始める。一方
、チャージポンプ回路５０においてはノードＩの電位が
ノードＧの電位の立上がりに応答して上昇するので、ト
ランジスタ２２はＯＦＦ状態となる。これによってキャ
パシタ１９の放電経路が遮断されるため、ノードＨの電
位は電源電位Ｖｃｃと同じ絶対値を有する負の電位（−
Ｖｃｃ）まで低下する。この結果、ノードＫの電位は最
終的にノードＨの電位よりも前記しきい値電圧Ｖｔｈｐ
だけ高い電位（−Ｖｃｃ＋Ｖｔｈｐ）となる。チャージ
ポンプ回路５０においては、チャージポンプ回路５１の
ノードＨの電位降下によってトランジスタ２４が導通し
てノードＩを接地電位にする。したがって、チャージポ
ンプ回路５０においてトランジスタ２３はＯＦＦ状態と
なる。トランジスタ２３がＯＦＦ状態にあり、トランジ
スタ２１が基板１３０に負の電位（−Ｖｃｃ＋Ｖｔｈｐ
）を出力する、このような状態はノードＦの電位がロー
レベルにある期間（ノードＧの電位がハイレベルにある
期間）持続される。
チャージポンプ回路５１がノードＧの電位の立下がり時
におけるチャージポンプ回路５０と同じ動作を行なう。 すなわち、ノードＦの電位が電源電位Ｖｃｃから接地電
位に立下がると、これに応答してノードＨの電位もキャ
パシタ１９のカップリングによって低下し始める。一方
、チャージポンプ回路５０においてはノードＩの電位が
ノードＧの電位の立上がりに応答して上昇するので、ト
ランジスタ２２はＯＦＦ状態となる。これによってキャ
パシタ１９の放電経路が遮断されるため、ノードＨの電
位は電源電位Ｖｃｃと同じ絶対値を有する負の電位（−
Ｖｃｃ）まで低下する。この結果、ノードＫの電位は最
終的にノードＨの電位よりも前記しきい値電圧Ｖｔｈｐ
だけ高い電位（−Ｖｃｃ＋Ｖｔｈｐ）となる。チャージ
ポンプ回路５０においては、チャージポンプ回路５１の
ノードＨの電位降下によってトランジスタ２４が導通し
てノードＩを接地電位にする。したがって、チャージポ
ンプ回路５０においてトランジスタ２３はＯＦＦ状態と
なる。トランジスタ２３がＯＦＦ状態にあり、トランジ
スタ２１が基板１３０に負の電位（−Ｖｃｃ＋Ｖｔｈｐ
）を出力する、このような状態はノードＦの電位がロー
レベルにある期間（ノードＧの電位がハイレベルにある
期間）持続される。
【００２０】このような回路動作の結果、この基板バイ
アス発生回路から常時負の一定電位（−Ｖｃｃ＋Ｖｔｈ
ｐ）が発生される。
アス発生回路から常時負の一定電位（−Ｖｃｃ＋Ｖｔｈ
ｐ）が発生される。
【００２１】さて、低消費電力化という観点から、従来
の基板バイアス発生回路においてリングオシレータの出
力電位のレベル反転周期（つまり、リングオシレータの
発信周期）は、比較的長く設定される。たとえば、図４
において、リングオシレータ３０の発振周期が短いと、
インバータ１〜７の各々の出力電位は短い周期でハイレ
ベルとなる。このためリングオシレータ３０における消
費電力が増大する。そこで、リングオシレータの発振周
期は比較的長く設定される。リングオシレータの発振周
期を長くするには、リングオシレータを構成する各イン
バータの信号遅延時間を長くすればよい。そこで、各イ
ンバータを構成するＭＯＳトランジスタのサイズが小さ
くされて、各インバータの駆動能力が低くされる。各イ
ンバータを構成するトランジスタのサイズが小さいと、
各インバータの出力端の電位は前段のインバータの出力
電位変化に追従して変化しにくくなるので、結果的に各
インバータにおける遅延時間が長くなる。リングオシレ
ータの発振周期を長くするにはこのような方法がとられ
るので、リングオシレータの出力電位の立上がり時間お
よび立下がり時間は長くなる。つまり、リングオシレー
タの出力電位波形になまりが生じる。このため、図４に
おけるリングオシレータ３０の出力電位（ノードＢおよ
びＣの電位）は図５（ａ）に示されるように緩やかに立
上がり緩やかに立下がる。このようなリングオシレータ
の出力電位波形のなまりを除去するために波形整形回路
４０が設けられる。
の基板バイアス発生回路においてリングオシレータの出
力電位のレベル反転周期（つまり、リングオシレータの
発信周期）は、比較的長く設定される。たとえば、図４
において、リングオシレータ３０の発振周期が短いと、
インバータ１〜７の各々の出力電位は短い周期でハイレ
ベルとなる。このためリングオシレータ３０における消
費電力が増大する。そこで、リングオシレータの発振周
期は比較的長く設定される。リングオシレータの発振周
期を長くするには、リングオシレータを構成する各イン
バータの信号遅延時間を長くすればよい。そこで、各イ
ンバータを構成するＭＯＳトランジスタのサイズが小さ
くされて、各インバータの駆動能力が低くされる。各イ
ンバータを構成するトランジスタのサイズが小さいと、
各インバータの出力端の電位は前段のインバータの出力
電位変化に追従して変化しにくくなるので、結果的に各
インバータにおける遅延時間が長くなる。リングオシレ
ータの発振周期を長くするにはこのような方法がとられ
るので、リングオシレータの出力電位の立上がり時間お
よび立下がり時間は長くなる。つまり、リングオシレー
タの出力電位波形になまりが生じる。このため、図４に
おけるリングオシレータ３０の出力電位（ノードＢおよ
びＣの電位）は図５（ａ）に示されるように緩やかに立
上がり緩やかに立下がる。このようなリングオシレータ
の出力電位波形のなまりを除去するために波形整形回路
４０が設けられる。
【００２２】
【発明が解決しようとする課題】以上のように、リング
オシレータの出力を受ける２つの論理ゲートの出力を用
いて２つのチャージポンプを駆動する構成の、従来の基
板バイアス発生回路においては、一方のチャージポンプ
回路への入力電位と他の位相と、他方のチャージポンプ
回路への入力電位の位相とはほぼ１８０度だけ異なるよ
うに設定される。これは、前記一方への入力電位と前記
他方への入力電位とがともにローレベルとなる期間を生
じさせないようにするためである。これらの入力電位が
ともにローレベルとなると次のような問題が生じる。
オシレータの出力を受ける２つの論理ゲートの出力を用
いて２つのチャージポンプを駆動する構成の、従来の基
板バイアス発生回路においては、一方のチャージポンプ
回路への入力電位と他の位相と、他方のチャージポンプ
回路への入力電位の位相とはほぼ１８０度だけ異なるよ
うに設定される。これは、前記一方への入力電位と前記
他方への入力電位とがともにローレベルとなる期間を生
じさせないようにするためである。これらの入力電位が
ともにローレベルとなると次のような問題が生じる。
【００２３】たとえば、図４において、ノードＧの電位
が電源電位Ｖｃｃから接地電位に立下がったときに、ノ
ードＦの電位がまだローレベルにある場合を想定する。 このような場合、ノードＩの電位が低下しつつあるとき
に、ノードＨの電位がまだ高いためにトランジスタ２４
がＯＮ状態のままとなる期間が生じる。この期間にはノ
ードＩが接地されるためキャパシタ２０の放電経路が遮
断されない。したがって、ノードＩの電位は本来下がる
べき電位（−Ｖｃｃ）まで下がらず、接地電位０Ｖに近
づく。逆にノードＦの電位の立下がり時にノードＧの電
位がまだローレベルにあると、チャージポンプ回路５１
において同様の回路動作が生じる。このため、ノードＨ
の電位は十分に下がらず接地電位に近づく。この結果、
基板バイアスＶＢＢは、理想的な電位（−Ｖｃｃ＋Ｖｔ
ｈｐ）よりも高くなる。
が電源電位Ｖｃｃから接地電位に立下がったときに、ノ
ードＦの電位がまだローレベルにある場合を想定する。 このような場合、ノードＩの電位が低下しつつあるとき
に、ノードＨの電位がまだ高いためにトランジスタ２４
がＯＮ状態のままとなる期間が生じる。この期間にはノ
ードＩが接地されるためキャパシタ２０の放電経路が遮
断されない。したがって、ノードＩの電位は本来下がる
べき電位（−Ｖｃｃ）まで下がらず、接地電位０Ｖに近
づく。逆にノードＦの電位の立下がり時にノードＧの電
位がまだローレベルにあると、チャージポンプ回路５１
において同様の回路動作が生じる。このため、ノードＨ
の電位は十分に下がらず接地電位に近づく。この結果、
基板バイアスＶＢＢは、理想的な電位（−Ｖｃｃ＋Ｖｔ
ｈｐ）よりも高くなる。
【００２４】このような問題を解決するために、ノード
Ｆの電位とノードＧの電位とが常に相補的なレベルとな
るように従来の基板バイアス発生回路は構成される。し
かしながら、近年の半導体集積回路装置の高集積化に伴
い、同一のサイズで本来形成されるべき回路素子でも、
半導体基板上の占有面積等の関係で異なるサイズで形成
しなければならない場合がある。たとえば図４における
基板バイアス発生回路においては、キャパシタ１９とキ
ャパシタ２０とを異なるサイズで半導体基板１３０上に
形成しなければならない場合がある。キャパシタ１９お
よび２０は、比較的大きい絶対値を有する負の電位を得
るための負の電荷を蓄積するために設けられる。このた
め、キャパシタ１９および２０の容量はある値以上でな
ければならない。しかし、キャパシタ１９および２０の
いずれか一方のサイズを、半導体基板上のレイアウトの
関係で小さくしなければならない場合がある。そこで、
このような場合には、他方のキャパシタのサイズを大き
くするという方法が用いられる。この結果、キャパシタ
１９の容量とキャパシタ２０の容量とは等しくならない
。キャパシタ１９および２０の容量間にこのようなアン
バランスが生じるとノードＦの電位とノードＧの電位と
がともにローレベルとなる期間が生じる。
Ｆの電位とノードＧの電位とが常に相補的なレベルとな
るように従来の基板バイアス発生回路は構成される。し
かしながら、近年の半導体集積回路装置の高集積化に伴
い、同一のサイズで本来形成されるべき回路素子でも、
半導体基板上の占有面積等の関係で異なるサイズで形成
しなければならない場合がある。たとえば図４における
基板バイアス発生回路においては、キャパシタ１９とキ
ャパシタ２０とを異なるサイズで半導体基板１３０上に
形成しなければならない場合がある。キャパシタ１９お
よび２０は、比較的大きい絶対値を有する負の電位を得
るための負の電荷を蓄積するために設けられる。このた
め、キャパシタ１９および２０の容量はある値以上でな
ければならない。しかし、キャパシタ１９および２０の
いずれか一方のサイズを、半導体基板上のレイアウトの
関係で小さくしなければならない場合がある。そこで、
このような場合には、他方のキャパシタのサイズを大き
くするという方法が用いられる。この結果、キャパシタ
１９の容量とキャパシタ２０の容量とは等しくならない
。キャパシタ１９および２０の容量間にこのようなアン
バランスが生じるとノードＦの電位とノードＧの電位と
がともにローレベルとなる期間が生じる。
【００２５】キャパシタ１９の容量とキャパシタ２０の
容量とが等しければ、キャパシタ２０がノードＧの電位
をそれまでと同じ電位に保持しようとする能力と、キャ
パシタ１９がノードＦの電位をそれまでと同じ電位に保
持しようとする能力とが等しい。したがって、インバー
タ１８の出力の立上がりに応答してノードＧの電位が立
上がるのに要する時間と、ＮＡＮＤゲート１６の出力の
立上がりに応答してノードＦの電位が立上がるのに要す
る時間とは等しく、インバータ１８の出力の立下がり応
答してノードＧの電位が立下がるのに要する時間と、Ｎ
ＡＮＤゲート１６の立下がりに応答してノードＦの電位
が立下がるのに要する時間とは等しい。したがって、図
５（ｆ）に示されるように、ノードＦの電位の立下がり
時にノードＧの電位は必ずハイレベルにあり、かつ、ノ
ードＧの電位の立下がり時にノードＦの電位は必ずハイ
レベルにある。しかし、たとえば、キャパシタ２０の容
量がキャパシタ１９の容量よりも極端に大きければ、イ
ンバータ１８の出力の立下がりに応答してノードＧの電
位が立下がるのに要する時間は、ＮＡＮＤゲート１６の
電位の立下がりに応答してノードＦの電位が立下がるの
に要する時間よりもかなり長い。この結果、ノードＦお
よびＧの電位はそれぞれ、図５（ｇ）にそれぞれ実線お
よび破線で示されるような波形を示す。図５（ｇ）から
わかるように、ノードＦがローレベルに立下がっても、
ノードＧの電位はまだローレベルにあるという現象が生
じる。逆に、キャパシタ１９の容量がキャパシタ２０の
容量よりも極端に大きければ、ノードＧの電位がローレ
ベルに立下がってもノードＦの電位がまだローレベルに
あるという現象が生じる。キャパシタ２０の容量が大き
い場合には、ノードＦの電位がローレベルとなったとき
に、ノードＩの電位はそれまでの電位（−Ｖｃｃ）から
徐々に上昇しつつある。このため、ノードＨの電位が低
下しつつある期間内に、ノードＩの電位がトランジスタ
２２をＯＮ状態にすることができる電位（−Ｖｃｃ＋Ｖ
ｔｈｐ）となる瞬間が生じる。逆にキャパシタ１９の容
量が大きければ、ノードＧの電位がローレベルとなった
ときにノードＨの電位はそれまでの電位（−Ｖｃｃ）か
ら徐々に上昇しつつある。このため、ノードＩの電位が
低下しつつある期間内にトランジスタ２４がＯＮ状態と
なる瞬間が生じる。
容量とが等しければ、キャパシタ２０がノードＧの電位
をそれまでと同じ電位に保持しようとする能力と、キャ
パシタ１９がノードＦの電位をそれまでと同じ電位に保
持しようとする能力とが等しい。したがって、インバー
タ１８の出力の立上がりに応答してノードＧの電位が立
上がるのに要する時間と、ＮＡＮＤゲート１６の出力の
立上がりに応答してノードＦの電位が立上がるのに要す
る時間とは等しく、インバータ１８の出力の立下がり応
答してノードＧの電位が立下がるのに要する時間と、Ｎ
ＡＮＤゲート１６の立下がりに応答してノードＦの電位
が立下がるのに要する時間とは等しい。したがって、図
５（ｆ）に示されるように、ノードＦの電位の立下がり
時にノードＧの電位は必ずハイレベルにあり、かつ、ノ
ードＧの電位の立下がり時にノードＦの電位は必ずハイ
レベルにある。しかし、たとえば、キャパシタ２０の容
量がキャパシタ１９の容量よりも極端に大きければ、イ
ンバータ１８の出力の立下がりに応答してノードＧの電
位が立下がるのに要する時間は、ＮＡＮＤゲート１６の
電位の立下がりに応答してノードＦの電位が立下がるの
に要する時間よりもかなり長い。この結果、ノードＦお
よびＧの電位はそれぞれ、図５（ｇ）にそれぞれ実線お
よび破線で示されるような波形を示す。図５（ｇ）から
わかるように、ノードＦがローレベルに立下がっても、
ノードＧの電位はまだローレベルにあるという現象が生
じる。逆に、キャパシタ１９の容量がキャパシタ２０の
容量よりも極端に大きければ、ノードＧの電位がローレ
ベルに立下がってもノードＦの電位がまだローレベルに
あるという現象が生じる。キャパシタ２０の容量が大き
い場合には、ノードＦの電位がローレベルとなったとき
に、ノードＩの電位はそれまでの電位（−Ｖｃｃ）から
徐々に上昇しつつある。このため、ノードＨの電位が低
下しつつある期間内に、ノードＩの電位がトランジスタ
２２をＯＮ状態にすることができる電位（−Ｖｃｃ＋Ｖ
ｔｈｐ）となる瞬間が生じる。逆にキャパシタ１９の容
量が大きければ、ノードＧの電位がローレベルとなった
ときにノードＨの電位はそれまでの電位（−Ｖｃｃ）か
ら徐々に上昇しつつある。このため、ノードＩの電位が
低下しつつある期間内にトランジスタ２４がＯＮ状態と
なる瞬間が生じる。
【００２６】このように、チャージポンプ回路５０およ
び５１にそれぞれ含まれるキャパシタ２０および１９間
に極端な容量の差があると、これらのチャージポンプ回
路には、十分な量の負の電荷が蓄積されない。したがっ
て、従来の基板バイアス発生回路は、２つのチャージポ
ンプ回路のうちの一方に含まれるキャパシタと他方に含
まれるキャパシタとの間の容量の差が大きいと、基板バ
イアスＶＢＢの発生効率が悪くなるという問題を有して
いた。
び５１にそれぞれ含まれるキャパシタ２０および１９間
に極端な容量の差があると、これらのチャージポンプ回
路には、十分な量の負の電荷が蓄積されない。したがっ
て、従来の基板バイアス発生回路は、２つのチャージポ
ンプ回路のうちの一方に含まれるキャパシタと他方に含
まれるキャパシタとの間の容量の差が大きいと、基板バ
イアスＶＢＢの発生効率が悪くなるという問題を有して
いた。
【００２７】このような問題を回避するには、たとえば
図４において、インバータ１８の駆動能力を大きくする
ことによってノードＧの電位をインバータ１８の出力電
位変化に追従して変化しやすくしたり（キャパシタ２０
の容量が大きい場合）、ＮＡＮＤゲート１６の駆動能力
を大きくすることによってノードＦの電位をＮＡＮＤゲ
ート１６の出力電位変化に追従して変化しやすくしたり
（キャパシタ１９の容量が大きい場合）する方法が考え
られる。しかしながら、このような方法によれば、イン
バータ１８やＮＡＮＤゲート１６のサイズを大きくする
必要があるので、消費電力が増大するという問題が新た
に生じる。
図４において、インバータ１８の駆動能力を大きくする
ことによってノードＧの電位をインバータ１８の出力電
位変化に追従して変化しやすくしたり（キャパシタ２０
の容量が大きい場合）、ＮＡＮＤゲート１６の駆動能力
を大きくすることによってノードＦの電位をＮＡＮＤゲ
ート１６の出力電位変化に追従して変化しやすくしたり
（キャパシタ１９の容量が大きい場合）する方法が考え
られる。しかしながら、このような方法によれば、イン
バータ１８やＮＡＮＤゲート１６のサイズを大きくする
必要があるので、消費電力が増大するという問題が新た
に生じる。
【００２８】それゆえに、本発明の目的は、上記のよう
な問題点を解決し、２つのチャージポンプ回路のうちの
一方に含まれるキャパシタの容量と他方に含まれるキャ
パシタの容量との差にかかわらず効率よく基板バイアス
を発生することができる基板バイアス発生装置を提供す
ることである。
な問題点を解決し、２つのチャージポンプ回路のうちの
一方に含まれるキャパシタの容量と他方に含まれるキャ
パシタの容量との差にかかわらず効率よく基板バイアス
を発生することができる基板バイアス発生装置を提供す
ることである。
【００２９】
【課題を解決するための手段】上記のような目的を達成
するために、本発明に係る基板バイアス発生装置は、リ
ング状に接続された複数のインバータ手段を含むリング
オシレータ手段と、第１の信号発生手段と、第２の信号
発生手段と、第１および第２の信号発生手段にそれぞれ
対応して設けられる第１および第２のチャージポンプ手
段とを備える。第１の信号発生手段は、リングオシレー
タ手段の出力に基づいて、論理レベルが一定周期で反転
する信号を発生する。第２の信号発生手段は、第１の信
号発生手段の出力信号が第１の論理レベルにある第１期
間内に、この第１期間よりも短い第２期間だけ第２の論
理レベルの信号を発生し、かつ、他の期間には第１の論
理レベルの信号を発生する。第１のチャージポンプ手段
は、第１の信号発生手段の出力信号の第１の論理レベル
から第２の論理レベルへの切換わりに応答して放電を開
始し、かつ、第１の信号発生手段の出力信号の第２の論
理レベルから第１の論理レベルへの切換わりに応答して
充電を開始する第１容量結合素子と、第１容量結合素子
からの放電のための第１の電気経路手段とを含む。同様
に、第２のチャージポンプ手段は、第２の信号発生手段
の出力信号の第１の論理レベルから第２の論理レベルへ
の切換わりに応答して放電を開始し、かつ、第２の信号
発生手段の出力信号の第２の論理レベルから第１の論理
レベルへの切換わりに応答して充電を開始する第２容量
結合素子と、第２容量結合素子からの放電のための第２
電気経路手段とを含む。第１電気経路手段は、第２の信
号発生手段の第２の論理レベルの出力信号に応答して活
性化され、第２の電気経路手段は、第１の信号発生手段
の第２の論理レベルの出力信号に応答して活性化される
。本発明に係る基板バイアス発生装置は、基板バイアス
として一定の電圧が供給されるべき半導体基板上に形成
される。
するために、本発明に係る基板バイアス発生装置は、リ
ング状に接続された複数のインバータ手段を含むリング
オシレータ手段と、第１の信号発生手段と、第２の信号
発生手段と、第１および第２の信号発生手段にそれぞれ
対応して設けられる第１および第２のチャージポンプ手
段とを備える。第１の信号発生手段は、リングオシレー
タ手段の出力に基づいて、論理レベルが一定周期で反転
する信号を発生する。第２の信号発生手段は、第１の信
号発生手段の出力信号が第１の論理レベルにある第１期
間内に、この第１期間よりも短い第２期間だけ第２の論
理レベルの信号を発生し、かつ、他の期間には第１の論
理レベルの信号を発生する。第１のチャージポンプ手段
は、第１の信号発生手段の出力信号の第１の論理レベル
から第２の論理レベルへの切換わりに応答して放電を開
始し、かつ、第１の信号発生手段の出力信号の第２の論
理レベルから第１の論理レベルへの切換わりに応答して
充電を開始する第１容量結合素子と、第１容量結合素子
からの放電のための第１の電気経路手段とを含む。同様
に、第２のチャージポンプ手段は、第２の信号発生手段
の出力信号の第１の論理レベルから第２の論理レベルへ
の切換わりに応答して放電を開始し、かつ、第２の信号
発生手段の出力信号の第２の論理レベルから第１の論理
レベルへの切換わりに応答して充電を開始する第２容量
結合素子と、第２容量結合素子からの放電のための第２
電気経路手段とを含む。第１電気経路手段は、第２の信
号発生手段の第２の論理レベルの出力信号に応答して活
性化され、第２の電気経路手段は、第１の信号発生手段
の第２の論理レベルの出力信号に応答して活性化される
。本発明に係る基板バイアス発生装置は、基板バイアス
として一定の電圧が供給されるべき半導体基板上に形成
される。
【００３０】好ましくは、リングオシレータ手段からは
、少しずつ位相の異なる第１，第２，および第３の信号
が得られ、第１の信号発生手段は、第１の信号作成手段
および第１の論理ゲート手段を含み、第２の信号発生手
段は、第２の信号作成手段および第２の論理ゲート手段
を含む。第１の信号作成手段は、リングオシレータ手段
からの第１および第２の信号に基づいて第４の信号を作
成する。一方、第２の信号作成手段は、リングオシレー
タ手段からの第２および第３の信号に基づいて、第４の
信号と比較的大きく位相の異なる第５の信号を作成する
。第１の論理ゲート手段は、これら第４および第５の信
号を入力とし、これらがともに所定の論理レベルにある
ときに第２の論理レベルの信号を出力する。一方、第２
の論理ゲート手段はこれら第４および第５の信号を入力
とし、これらのうちの少なくともいずれか一方が前記所
定の論理レベルにあるときに第１の論理レベルの信号を
出力する。
、少しずつ位相の異なる第１，第２，および第３の信号
が得られ、第１の信号発生手段は、第１の信号作成手段
および第１の論理ゲート手段を含み、第２の信号発生手
段は、第２の信号作成手段および第２の論理ゲート手段
を含む。第１の信号作成手段は、リングオシレータ手段
からの第１および第２の信号に基づいて第４の信号を作
成する。一方、第２の信号作成手段は、リングオシレー
タ手段からの第２および第３の信号に基づいて、第４の
信号と比較的大きく位相の異なる第５の信号を作成する
。第１の論理ゲート手段は、これら第４および第５の信
号を入力とし、これらがともに所定の論理レベルにある
ときに第２の論理レベルの信号を出力する。一方、第２
の論理ゲート手段はこれら第４および第５の信号を入力
とし、これらのうちの少なくともいずれか一方が前記所
定の論理レベルにあるときに第１の論理レベルの信号を
出力する。
【００３１】
【作用】本発明に係る基板バイアス発生装置は、上記の
ように構成されるので、第２の信号発生手段の出力信号
が第１の論理レベルとなってから第１の信号発生手段の
出力信号が第２の論理レベルとなるまでの時間および、
第１の信号発生手段の出力信号が第１の論理レベルとな
ってから第２の信号発生手段の出力信号が第２の論理レ
ベルとなるまでの時間が従来よりも長くなる。このため
、第１の信号発生手段の出力信号の立上がり速度および
立下がり速度が遅い場合に、第２のチャージポンプ手段
において、第２の信号発生手段の出力信号が第２の論理
レベルにある期間内に第２の電気経路手段が活性状態に
ある可能性が減少する。同様に、第２の信号発生手段の
出力信号の立上がり速度および立下がり速度が遅い場合
に、第１のチャージポンプ手段において、第１の信号発
生手段の出力信号が第２の論理レベルにある期間内に第
１の電気経路手段が活性状態にある可能性も減少する。 したがって、第１および第２のチャージポンプ手段にお
いてそれぞれ、第１および第２の容量結合素子から放電
された電荷が十分に蓄積される。
ように構成されるので、第２の信号発生手段の出力信号
が第１の論理レベルとなってから第１の信号発生手段の
出力信号が第２の論理レベルとなるまでの時間および、
第１の信号発生手段の出力信号が第１の論理レベルとな
ってから第２の信号発生手段の出力信号が第２の論理レ
ベルとなるまでの時間が従来よりも長くなる。このため
、第１の信号発生手段の出力信号の立上がり速度および
立下がり速度が遅い場合に、第２のチャージポンプ手段
において、第２の信号発生手段の出力信号が第２の論理
レベルにある期間内に第２の電気経路手段が活性状態に
ある可能性が減少する。同様に、第２の信号発生手段の
出力信号の立上がり速度および立下がり速度が遅い場合
に、第１のチャージポンプ手段において、第１の信号発
生手段の出力信号が第２の論理レベルにある期間内に第
１の電気経路手段が活性状態にある可能性も減少する。 したがって、第１および第２のチャージポンプ手段にお
いてそれぞれ、第１および第２の容量結合素子から放電
された電荷が十分に蓄積される。
【００３２】
【実施例】図１は、本発明の一実施例の基板バイアス発
生回路の構成を概念的に示す図である。図１を参照して
、本実施例の基板バイアス発生回路は、リングオシレー
タ３０と、２つの波形整形回路４０および４１と、２入
力ＮＯＲゲート１７および２入力ＮＡＮＤゲート１６と
、２つの遅延回路６０および６１と、相互に関連して動
作する２つのチャージポンプ回路５０および５１とを含
む。
生回路の構成を概念的に示す図である。図１を参照して
、本実施例の基板バイアス発生回路は、リングオシレー
タ３０と、２つの波形整形回路４０および４１と、２入
力ＮＯＲゲート１７および２入力ＮＡＮＤゲート１６と
、２つの遅延回路６０および６１と、相互に関連して動
作する２つのチャージポンプ回路５０および５１とを含
む。
【００３３】リングオシレータ３０は、図４に示される
従来の基板バイアス発生回路におけるそれと同一の構成
を有する。しかし、従来と異なり、インバータ５および
７の出力電位だけでなく、インバータ３の出力電位もリ
ングオシレータ３０の出力として用いられる。すなわち
、波形整形回路４０が従来と同様にノードＢおよびＣの
電位に基づいてリングオシレータ３０の出力電位波形を
整形する一方、波形整形回路４１がノードＡおよびＢの
電位に基づいてリングオシレータ３０の出力電位波形を
整形する。
従来の基板バイアス発生回路におけるそれと同一の構成
を有する。しかし、従来と異なり、インバータ５および
７の出力電位だけでなく、インバータ３の出力電位もリ
ングオシレータ３０の出力として用いられる。すなわち
、波形整形回路４０が従来と同様にノードＢおよびＣの
電位に基づいてリングオシレータ３０の出力電位波形を
整形する一方、波形整形回路４１がノードＡおよびＢの
電位に基づいてリングオシレータ３０の出力電位波形を
整形する。
【００３４】図３は本実施例の基板バイアス発生回路の
動作を説明するためのタイミングチャート図である。以
下の説明にあたっては図３も参照する。
動作を説明するためのタイミングチャート図である。以
下の説明にあたっては図３も参照する。
【００３５】図３（ａ）に示されるように、ノードＡ，
Ｂ，およびＣのそれぞれの電位波形はほぼ同相であり、
かつ、ノードＡの電位波形はノードＢの電位波形よりも
２つのインバータによる遅延時間分進んだ位相を示し、
ノードＣの電位波形はノードＢの電位波形よりも２つの
インバータによる遅延時間分遅れた位相を示す。したが
って、波形整形回路４０の出力電位波形と、波形整形回
路４１の出力電位波形とは、図３（ｂ）に示されるよう
に、４つのインバータによる遅延時間に相当する位相差
を有する。
Ｂ，およびＣのそれぞれの電位波形はほぼ同相であり、
かつ、ノードＡの電位波形はノードＢの電位波形よりも
２つのインバータによる遅延時間分進んだ位相を示し、
ノードＣの電位波形はノードＢの電位波形よりも２つの
インバータによる遅延時間分遅れた位相を示す。したが
って、波形整形回路４０の出力電位波形と、波形整形回
路４１の出力電位波形とは、図３（ｂ）に示されるよう
に、４つのインバータによる遅延時間に相当する位相差
を有する。
【００３６】波形整形回路４０および４１の出力電位は
ＮＯＲゲート１７およびＮＡＮＤゲート１６に入力され
る。ＮＡＮＤゲート１６の出力はノードＥの電位（波形
整形回路４０の出力電位）およびノードＤの電位（波形
整形回路４１の出力電位）がともにハイレベルである期
間にのみローレベルとなるので、図３（ｃ）に示される
波形を示す。一方、ＮＯＲゲート１７の出力は、ノード
ＥおよびＤの電位がともにローレベルである期間にのみ
ハイレベルとなるので、図３（ｄ）に示されるような波
形を示す。図３（ｃ）および（ｄ）からわかるように、
従来と異なり、ＮＯＲゲート１７の出力がハイレベルで
ある期間がＮＡＮＤゲート１６の出力電位がハイレベル
である期間内に完全に含まれる。ＮＯＲゲート１７の出
力電位波形とＮＡＮＤゲート１６の出力電位波形との間
のこのような関係によってチャージポンプ回路５０およ
び５１は効率よく動作することが、後述の説明で明らか
となる。
ＮＯＲゲート１７およびＮＡＮＤゲート１６に入力され
る。ＮＡＮＤゲート１６の出力はノードＥの電位（波形
整形回路４０の出力電位）およびノードＤの電位（波形
整形回路４１の出力電位）がともにハイレベルである期
間にのみローレベルとなるので、図３（ｃ）に示される
波形を示す。一方、ＮＯＲゲート１７の出力は、ノード
ＥおよびＤの電位がともにローレベルである期間にのみ
ハイレベルとなるので、図３（ｄ）に示されるような波
形を示す。図３（ｃ）および（ｄ）からわかるように、
従来と異なり、ＮＯＲゲート１７の出力がハイレベルで
ある期間がＮＡＮＤゲート１６の出力電位がハイレベル
である期間内に完全に含まれる。ＮＯＲゲート１７の出
力電位波形とＮＡＮＤゲート１６の出力電位波形との間
のこのような関係によってチャージポンプ回路５０およ
び５１は効率よく動作することが、後述の説明で明らか
となる。
【００３７】ＮＯＲゲート１７の出力は遅延回路６０を
介してチャージポンプ回路５０に与えられる。同様に、
ＮＡＮＤゲート１６の出力は遅延回路６１を介してチャ
ージポンプ回路５１に与えられる。従来と同様に、チャ
ージポンプ回路５０の出力端とチャージポンプ回路５１
の出力端とは、半導体基板１３０に接続されるノードＫ
で互いに接続される。遅延回路６０および６１は、半導
体基板１３０に供給されるべき負の電位に相当する量の
負の電荷が、２つの論理ゲート１６および１７の出力に
応答してチャージポンプ回路５０および５１に交互に蓄
積されるように、論理ゲート１６および１７の出力電位
波形を変換するために必要に応じて設けられる。
介してチャージポンプ回路５０に与えられる。同様に、
ＮＡＮＤゲート１６の出力は遅延回路６１を介してチャ
ージポンプ回路５１に与えられる。従来と同様に、チャ
ージポンプ回路５０の出力端とチャージポンプ回路５１
の出力端とは、半導体基板１３０に接続されるノードＫ
で互いに接続される。遅延回路６０および６１は、半導
体基板１３０に供給されるべき負の電位に相当する量の
負の電荷が、２つの論理ゲート１６および１７の出力に
応答してチャージポンプ回路５０および５１に交互に蓄
積されるように、論理ゲート１６および１７の出力電位
波形を変換するために必要に応じて設けられる。
【００３８】図２は、本実施例の基板バイアス発生回路
の具体的な構成を示す回路図である。図２を参照して、
波形整形回路４０および４１は図４に示される従来のそ
れと同一の構成を有する。波形整形回路４１においては
、ノードＢの電位がＰチャネルＭＯＳトランジスタ１３
およびＮチャネルＭＯＳトランジスタ１４のゲートに与
えられ、ノードＡの電位がＰチャネルＭＯＳトランジス
タ１２およびＮチャネルＭＯＳトランジスタ１５に与え
られる。本実施例では、上述の遅延回路６０としてイン
バータ１８が用いられ、遅延回路６０は必要でない。 チャージポンプ回路５０および５１は図４に示される従
来のそれと同一の構成を有する。
の具体的な構成を示す回路図である。図２を参照して、
波形整形回路４０および４１は図４に示される従来のそ
れと同一の構成を有する。波形整形回路４１においては
、ノードＢの電位がＰチャネルＭＯＳトランジスタ１３
およびＮチャネルＭＯＳトランジスタ１４のゲートに与
えられ、ノードＡの電位がＰチャネルＭＯＳトランジス
タ１２およびＮチャネルＭＯＳトランジスタ１５に与え
られる。本実施例では、上述の遅延回路６０としてイン
バータ１８が用いられ、遅延回路６０は必要でない。 チャージポンプ回路５０および５１は図４に示される従
来のそれと同一の構成を有する。
【００３９】ノードＧの電位波形はＮＯＲゲート１７の
出力電位波形とほぼ１８０度異なる位相を示すので、図
３（ｅ）に示されるものとなる。したがって、図３（ｆ
）に示されるように、ノードＦの電位がハイレベルにな
ってからノードＧの電位がローレベルとなるまでの時間
および、ノードＧの電位がハイレベルとなってからノー
ドＦの電位がローレベルとなるまでの時間がともに、従
来に比べ大幅に増加する（図５（ｆ）と比較）。 したがって、キャパシタ１９の容量とキャパシタ２０の
容量とが等しく、ノードＦおよびＧの各々の立上がりお
よび立下がりが図３（ｆ）に示されるように迅速である
場合、チャージポンプ回路５０および５１はそれぞれ、
ノードＧの電位の立下がりおよびノードＦの電位の立下
がりに応答して、電源電位Ｖｃｃと同じ絶対値を有する
負の電位（−Ｖｃｃ）よりもＰチャネルＭＯＳトランジ
スタのしきい値電圧Ｖｔｈｐだけ高い電位（−Ｖｃｃ＋
Ｖｔｈｐ）をノードＫに出力する。たとえば、ノードＧ
の電位の立下がり時には、ノードＦはすでに電源電位Ｖ
ｃｃとなっている。したがって、ノードＧの電位が立下
がった時点で、ノードＨは必ず、トランジスタ２４をＯ
ＦＦ状態にすることができる高電位にあるので、ノード
Ｉの電位はキャパシタ２０から放電される負の電荷によ
って、−Ｖｃｃまで低下する。つまり、ノードＧの電位
の立下がりに応答してチャージポンプ回路５０から所定
の負電位（−Ｖｃｃ＋Ｖｔｈｐ）が基板バイアスＶＢＢ
として出力される。逆に、ノードＦの電位の立下がり時
にはノードＧの電位が既に電源電位Ｖｃｃとなっている
。 したがって、ノードＦの電位の立下がり時には、ノード
Ｉがかならず、トランジスタ２２をＯＦＦ状態にするこ
とができる高電位にあるので、ノードＨの電位は、−Ｖ
ｃｃまで低下する。これによって、ノードＦの電位の立
下がりに応答してチャージポンプ回路５１から前記所定
の負電位（−Ｖｃｃ＋Ｖｔｈｐ）が基板バイアスＶＢＢ
として出力される。
出力電位波形とほぼ１８０度異なる位相を示すので、図
３（ｅ）に示されるものとなる。したがって、図３（ｆ
）に示されるように、ノードＦの電位がハイレベルにな
ってからノードＧの電位がローレベルとなるまでの時間
および、ノードＧの電位がハイレベルとなってからノー
ドＦの電位がローレベルとなるまでの時間がともに、従
来に比べ大幅に増加する（図５（ｆ）と比較）。 したがって、キャパシタ１９の容量とキャパシタ２０の
容量とが等しく、ノードＦおよびＧの各々の立上がりお
よび立下がりが図３（ｆ）に示されるように迅速である
場合、チャージポンプ回路５０および５１はそれぞれ、
ノードＧの電位の立下がりおよびノードＦの電位の立下
がりに応答して、電源電位Ｖｃｃと同じ絶対値を有する
負の電位（−Ｖｃｃ）よりもＰチャネルＭＯＳトランジ
スタのしきい値電圧Ｖｔｈｐだけ高い電位（−Ｖｃｃ＋
Ｖｔｈｐ）をノードＫに出力する。たとえば、ノードＧ
の電位の立下がり時には、ノードＦはすでに電源電位Ｖ
ｃｃとなっている。したがって、ノードＧの電位が立下
がった時点で、ノードＨは必ず、トランジスタ２４をＯ
ＦＦ状態にすることができる高電位にあるので、ノード
Ｉの電位はキャパシタ２０から放電される負の電荷によ
って、−Ｖｃｃまで低下する。つまり、ノードＧの電位
の立下がりに応答してチャージポンプ回路５０から所定
の負電位（−Ｖｃｃ＋Ｖｔｈｐ）が基板バイアスＶＢＢ
として出力される。逆に、ノードＦの電位の立下がり時
にはノードＧの電位が既に電源電位Ｖｃｃとなっている
。 したがって、ノードＦの電位の立下がり時には、ノード
Ｉがかならず、トランジスタ２２をＯＦＦ状態にするこ
とができる高電位にあるので、ノードＨの電位は、−Ｖ
ｃｃまで低下する。これによって、ノードＦの電位の立
下がりに応答してチャージポンプ回路５１から前記所定
の負電位（−Ｖｃｃ＋Ｖｔｈｐ）が基板バイアスＶＢＢ
として出力される。
【００４０】次に、キャパシタ２０の容量が、キャパシ
タ１９の容量よりも極端に大きい場合を想定する。この
ような場合に、図３（ｇ）に示されるように、ノードＦ
の電位の立下がりおよび立上がりは迅速であるのに対し
、ノードＧの電位の立上がりおよび立下がりは非常に緩
やかとなる。従来の基板バイアス発生回路においては、
このような現象が生じると、ノードＦおよびＧの電位が
ともにローレベルとなる期間が生じることによってチャ
ージポンプ回路５０および５１が出力する基板バイアス
ＶＢＢが本来出力すべき電位（−Ｖｃｃ＋Ｖｔｈｐ）よ
りも高い電位しか出力しないという問題が生じた。しか
し、本実施例においては、図３（ｇ）から明らかなよう
に、ノードＦの電位の立下がり時にはノードＧが既にハ
イレベルにあるので、ノードＩの電位はトランジスタ２
２をＯＦＦ状態とする電位まで上昇している。したがっ
て、ノードＨの電位はノードＦの電位の立下がりに応答
して確実に、−Ｖｃｃまで低下するので、チャージポン
プ回路５１から所定の負電位（−Ｖｃｃ＋Ｖｔｈｐ）が
出力される。なお、ノードＧの立下がり時にはノードＦ
の電位は既に電源電位Ｖｃｃであるので、ノードＩの電
位が−Ｖｃｃまで低下して、チャージポンプ回路５０か
ら所定の負電位（−Ｖｃｃ＋Ｖｔｈｐ）が出力される。
タ１９の容量よりも極端に大きい場合を想定する。この
ような場合に、図３（ｇ）に示されるように、ノードＦ
の電位の立下がりおよび立上がりは迅速であるのに対し
、ノードＧの電位の立上がりおよび立下がりは非常に緩
やかとなる。従来の基板バイアス発生回路においては、
このような現象が生じると、ノードＦおよびＧの電位が
ともにローレベルとなる期間が生じることによってチャ
ージポンプ回路５０および５１が出力する基板バイアス
ＶＢＢが本来出力すべき電位（−Ｖｃｃ＋Ｖｔｈｐ）よ
りも高い電位しか出力しないという問題が生じた。しか
し、本実施例においては、図３（ｇ）から明らかなよう
に、ノードＦの電位の立下がり時にはノードＧが既にハ
イレベルにあるので、ノードＩの電位はトランジスタ２
２をＯＦＦ状態とする電位まで上昇している。したがっ
て、ノードＨの電位はノードＦの電位の立下がりに応答
して確実に、−Ｖｃｃまで低下するので、チャージポン
プ回路５１から所定の負電位（−Ｖｃｃ＋Ｖｔｈｐ）が
出力される。なお、ノードＧの立下がり時にはノードＦ
の電位は既に電源電位Ｖｃｃであるので、ノードＩの電
位が−Ｖｃｃまで低下して、チャージポンプ回路５０か
ら所定の負電位（−Ｖｃｃ＋Ｖｔｈｐ）が出力される。
【００４１】逆に、キャパシタ１９の容量がキャパシタ
２０の容量よりも極端に大きい場合を想定する。このよ
うな場合には、従来、ノードＧの電位がローレベルにあ
るときにトランジスタ２４がＯＮ状態となる期間が生じ
るために、チャージポンプ回路５０から所定電位よりも
高い電位が出力されるという問題が生じた。しかし、本
実施例では、図３（ｈ）に示されるように、ノードＦの
電位の立下がりが緩やかとなるものの、ノードＧの電位
の立下がり時にはノードＦの電位は既にハイレベルとな
っている。したがって、ノードＧの電位の立下がり時に
は、ノードＨが既に、トランジスタ２４をＯＦＦ状態と
することができる電位にある。このため、ノードＩの電
位はノードＧの電位の立下がりに応答して、−Ｖｃｃま
で確実に低下する。つまり、チャージポンプ回路５０は
ノードＧの電位の立下がりに応答して確実に、所定の負
電位（−Ｖｃｃ＋Ｖｔｈｐ）を出力する。なお、ノード
Ｆの電位の立下がり時には、ノードＧの電位は既に電源
電位Ｖｃｃとなっているので、チャージポンプ回路５１
はノードＦの電位の立下がりに応答して確実に所定の負
電位（−Ｖｃｃ＋Ｖｔｈｐ）を出力する。
２０の容量よりも極端に大きい場合を想定する。このよ
うな場合には、従来、ノードＧの電位がローレベルにあ
るときにトランジスタ２４がＯＮ状態となる期間が生じ
るために、チャージポンプ回路５０から所定電位よりも
高い電位が出力されるという問題が生じた。しかし、本
実施例では、図３（ｈ）に示されるように、ノードＦの
電位の立下がりが緩やかとなるものの、ノードＧの電位
の立下がり時にはノードＦの電位は既にハイレベルとな
っている。したがって、ノードＧの電位の立下がり時に
は、ノードＨが既に、トランジスタ２４をＯＦＦ状態と
することができる電位にある。このため、ノードＩの電
位はノードＧの電位の立下がりに応答して、−Ｖｃｃま
で確実に低下する。つまり、チャージポンプ回路５０は
ノードＧの電位の立下がりに応答して確実に、所定の負
電位（−Ｖｃｃ＋Ｖｔｈｐ）を出力する。なお、ノード
Ｆの電位の立下がり時には、ノードＧの電位は既に電源
電位Ｖｃｃとなっているので、チャージポンプ回路５１
はノードＦの電位の立下がりに応答して確実に所定の負
電位（−Ｖｃｃ＋Ｖｔｈｐ）を出力する。
【００４２】このように、この基板バイアス発生回路お
いては、位相差の大きい信号がチャージポンプ回路５０
および５１に入力されるので、キャパシタ１９の容量と
キャパシタ２０の容量とが極端に異なる場合でも、チャ
ージポンプ回路５０および５１から効率よく負電位を得
ることが可能となる。キャパシタ１９の容量とキャパシ
タ２０の容量との差が大きいほど、ノードＧの立下がり
速度とノードＦの立上がり速度との差および、ノードＦ
の立下がり速度とノードＧの立上がり速度との差が大き
くなる。これによって、ノードＦの電位がハイレベルと
なってからノードＧの電位がローレベルとなるまでの時
間および、ノードＧの電位がハイレベルとなってからノ
ードＦの電位がローレベルとなるまでの時間が短くなる
。したがって、ノードＧの電位の立下がり時にノードＦ
の電位が確実にハイレベルにあり、かつ、ノードＦの電
位の立下がり時にノードＧの電位が確実にハイレベルに
あるためには、ＮＯＲゲート１７の出力電位とＮＡＮＤ
ゲート１６の出力電位との間の位相差は、キャパシタ１
９の容量とキャパシタ２０の容量との差に応じて設定さ
れなければならない。もちろん、この位相差が大きいほ
ど、ノードＦおよびＧの電位がともにローレベルとなる
期間を生じさせるような、キャパシタ１９および２０間
の容量差は大きくなる。つまり、この位相差が大きいほ
ど、ノードＦおよびＧの電位がともにローレベルとなる
期間が生じる危険性が減少する。ＮＡＮＤゲート１６の
出力電位とＮＯＲゲート１７の出力電位との位相差は、
ノードＤの電位とノードＥの電位との間の位相差、すな
わち、ノードＡの電位とのノードＣの電位との間の位相
差が大きいほど大きい。したがって、チャージポンプ回
路５０および５１の動作マージンをより大きくするには
、インバータ１〜７の出力電位のうちのいずれをリング
オシレータ３０の出力として用いるかを、波形整形回路
４０への入力電位と波形整形回路４１への入力電位との
間の位相差がより大きくなるように決定すればよい。
いては、位相差の大きい信号がチャージポンプ回路５０
および５１に入力されるので、キャパシタ１９の容量と
キャパシタ２０の容量とが極端に異なる場合でも、チャ
ージポンプ回路５０および５１から効率よく負電位を得
ることが可能となる。キャパシタ１９の容量とキャパシ
タ２０の容量との差が大きいほど、ノードＧの立下がり
速度とノードＦの立上がり速度との差および、ノードＦ
の立下がり速度とノードＧの立上がり速度との差が大き
くなる。これによって、ノードＦの電位がハイレベルと
なってからノードＧの電位がローレベルとなるまでの時
間および、ノードＧの電位がハイレベルとなってからノ
ードＦの電位がローレベルとなるまでの時間が短くなる
。したがって、ノードＧの電位の立下がり時にノードＦ
の電位が確実にハイレベルにあり、かつ、ノードＦの電
位の立下がり時にノードＧの電位が確実にハイレベルに
あるためには、ＮＯＲゲート１７の出力電位とＮＡＮＤ
ゲート１６の出力電位との間の位相差は、キャパシタ１
９の容量とキャパシタ２０の容量との差に応じて設定さ
れなければならない。もちろん、この位相差が大きいほ
ど、ノードＦおよびＧの電位がともにローレベルとなる
期間を生じさせるような、キャパシタ１９および２０間
の容量差は大きくなる。つまり、この位相差が大きいほ
ど、ノードＦおよびＧの電位がともにローレベルとなる
期間が生じる危険性が減少する。ＮＡＮＤゲート１６の
出力電位とＮＯＲゲート１７の出力電位との位相差は、
ノードＤの電位とノードＥの電位との間の位相差、すな
わち、ノードＡの電位とのノードＣの電位との間の位相
差が大きいほど大きい。したがって、チャージポンプ回
路５０および５１の動作マージンをより大きくするには
、インバータ１〜７の出力電位のうちのいずれをリング
オシレータ３０の出力として用いるかを、波形整形回路
４０への入力電位と波形整形回路４１への入力電位との
間の位相差がより大きくなるように決定すればよい。
【００４３】実際には、低消費電力化のために発振周波
数が長く設定されているリングオシレータが図４に示さ
れる従来の基板バイアス発生回路および本実施例の基板
バイアス発生回路に用いられた場合、本実施例における
ノードＤの電位とノードＥの電位との間の位相差は従来
のそれの１００倍以上にもなり得る。それゆえ、本実施
例によれば、チャージポンプ回路５０および５１の動作
マージンを従来に比べ飛躍的に大きくすることができる
。
数が長く設定されているリングオシレータが図４に示さ
れる従来の基板バイアス発生回路および本実施例の基板
バイアス発生回路に用いられた場合、本実施例における
ノードＤの電位とノードＥの電位との間の位相差は従来
のそれの１００倍以上にもなり得る。それゆえ、本実施
例によれば、チャージポンプ回路５０および５１の動作
マージンを従来に比べ飛躍的に大きくすることができる
。
【００４４】以上のように、本実施例によれば、従来の
基板バイアス発生回路に、ノードＦおよびＧの電位がと
もにローレベルとなる期間を生じさせないための新たな
遅延回路を付加することなく、かつ、チャージポンプ回
路５０および５１の前段に設けられる論理ゲート等のサ
イズを大きくすることなく、チャージポンプ回路５０お
よび５１から、キャパシタ１９の容量とキャパシタ２０
の容量とが異なる場合でも確実に所定の負電位を得るこ
とができる。
基板バイアス発生回路に、ノードＦおよびＧの電位がと
もにローレベルとなる期間を生じさせないための新たな
遅延回路を付加することなく、かつ、チャージポンプ回
路５０および５１の前段に設けられる論理ゲート等のサ
イズを大きくすることなく、チャージポンプ回路５０お
よび５１から、キャパシタ１９の容量とキャパシタ２０
の容量とが異なる場合でも確実に所定の負電位を得るこ
とができる。
【００４５】
【発明の効果】以上のように、本発明によれば、チャー
ジポンプ手段の前段に設けられる回路の駆動能力を大き
くしたり、新たな遅延回路を設けることなく、チャージ
ポンプ手段の動作マージンを大きくすることができる。 この結果、消費電力の増大等のデメリットを招来するこ
となく基板バイアス発生装置の性能が大幅に向上される
。したがって、本発明に係る基板バイアス発生装置が搭
載された半導体集積回路装置は、半導体基板の電位に起
因する誤動作の危険性が従来よりも低減されたものとな
るので、基板バイアス発生装置を必要とする半導体集積
回路装置の性能の向上が期待される。
ジポンプ手段の前段に設けられる回路の駆動能力を大き
くしたり、新たな遅延回路を設けることなく、チャージ
ポンプ手段の動作マージンを大きくすることができる。 この結果、消費電力の増大等のデメリットを招来するこ
となく基板バイアス発生装置の性能が大幅に向上される
。したがって、本発明に係る基板バイアス発生装置が搭
載された半導体集積回路装置は、半導体基板の電位に起
因する誤動作の危険性が従来よりも低減されたものとな
るので、基板バイアス発生装置を必要とする半導体集積
回路装置の性能の向上が期待される。
【図１】本発明の一実施例の基板バイアス発生回路の構
成を概念的に示す図である。
成を概念的に示す図である。
【図２】実施例の基板バイアス発生回路の構成を具体的
に示す回路図である。
に示す回路図である。
【図３】図１および図２で示される基板バイアス発生回
路の動作を説明するためのタイミングチャート図である
。
路の動作を説明するためのタイミングチャート図である
。
【図４】従来の基板バイアス発生回路の構成を示す回路
図である。
図である。
【図５】図４に示される基板バイアス発生回路の動作を
説明するためのタイミングチャート図である。
説明するためのタイミングチャート図である。
【図６】基板バイアス発生回路を有する半導体集積回路
装置の全体構成を示す図である。
装置の全体構成を示す図である。
【図７】ＭＯＳトランジスタを構成要素とする半導体集
積回路装置の断面の一例を示す図である。
積回路装置の断面の一例を示す図である。
【図８】ＭＯＳトランジスタのしきい値電圧とこのＭＯ
Ｓトランジスタが形成されている基板の電位との関係を
示すグラフである。
Ｓトランジスタが形成されている基板の電位との関係を
示すグラフである。
１〜７，１８ インバータ
１６ ２入力ＮＡＮＤゲート
１７ ２入力ＮＯＲゲート
１９，２０ キャパシタ
３０ リングオシレータ
４０，４１ 波形整形回路
５０，５１ チャージポンプ回路
６０，６１ 遅延回路
１１０ 機能回路
１２０ 基板バイアス発生回路
１３０ Ｐ型基板
Claims (2)
- 【請求項１】 半導体基板に一定の電圧を基板バイア
スとして付与する基板バイアス発生装置であって、リン
グ状に接続された複数のインバータ手段を有するリング
オシレータ手段と、前記リングオシレータ手段の出力に
基づいて、論理レベルが一定周期で反転する信号を発生
する第１信号発生手段と、前記リングオシレータ手段の
出力に基づいて、前記第１信号発生手段の出力信号が第
１の論理レベルにある第１期間内に、前記第１期間より
も短い第２期間だけ第２の論理レベルの信号を発生し、
かつ、他の期間には前記第１の論理レベルの信号を発生
する第２信号発生手段と、前記第１および第２信号発生
手段にそれぞれ対応して設けられる第１および第２のチ
ャージポンプ手段とを備え、前記第１チャージポンプ手
段は、前記第１信号発生手段からの前記第１論理レベル
の出力信号に応答して充電される第１容量結合素子と、
前記第１容量結合素子を放電するための第１電気経路手
段とを含み、前記第２チャージポンプ手段は、前記第２
信号発生手段からの前記第１論理レベルの出力信号に応
答して充電される第２容量結合素子と、前記第２容量結
合素子を放電するための第２電気経路手段とを含み、前
記第１電気経路手段は、前記第２信号発生手段からの前
記第２論理レベルの出力信号に応答して活性化され、前
記第２電気経路手段は、前記第１信号発生手段からの前
記第２論理レベルの出力信号に応答して活性化される、
基板バイアス発生装置。 - 【請求項２】 前記リングオシレータ手段は、互いに
所定の値だけ位相の異なる第１，第２，および第３の信
号を含む複数の信号を発生し、前記第１信号発生手段は
、第１信号作成手段および第１論理ゲート手段を含み、
前記第２信号発生手段は、第２信号作成手段および第２
論理ゲート手段を含み、前記第１信号作成手段は、前記
第１および第２の信号に応答して第４の信号を作成し、
前記第２信号作成手段は、前記第２および第３の信号に
応答して、前記第４の信号とは所定の値だけ位相の異な
る第５の信号を発生し、前記第１論理ゲート手段は、前
記第４および第５の信号の両方が所定の論理レベルにあ
るときに、前記第２の論理レベルの信号を出力し、前記
第２の論理ゲート手段は、前記第４および第５の信号の
少なくとも一方が前記所定の論理レベルにあるときに前
記第１の論理レベルの信号を出力する、請求項１記載の
基板バイアス発生装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014059A JP2724919B2 (ja) | 1991-02-05 | 1991-02-05 | 基板バイアス発生装置 |
| KR1019920001176A KR950003911B1 (ko) | 1991-02-05 | 1992-01-28 | 기판 바이어스 발생장치 |
| US07/828,839 US5247208A (en) | 1991-02-05 | 1992-01-31 | Substrate bias generating device and operating method thereof |
| DE4203137A DE4203137C2 (de) | 1991-02-05 | 1992-02-04 | Substratvorspannungs-Erzeugungsschaltung und Betriebsverfahren |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014059A JP2724919B2 (ja) | 1991-02-05 | 1991-02-05 | 基板バイアス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04249359A true JPH04249359A (ja) | 1992-09-04 |
| JP2724919B2 JP2724919B2 (ja) | 1998-03-09 |
Family
ID=11850520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014059A Expired - Fee Related JP2724919B2 (ja) | 1991-02-05 | 1991-02-05 | 基板バイアス発生装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5247208A (ja) |
| JP (1) | JP2724919B2 (ja) |
| KR (1) | KR950003911B1 (ja) |
| DE (1) | DE4203137C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6825878B1 (en) * | 1998-12-08 | 2004-11-30 | Micron Technology, Inc. | Twin P-well CMOS imager |
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| DE69232807T2 (de) * | 1991-12-09 | 2003-02-20 | Fujitsu Ltd | Flash-Speicher mit besserer Löschbarkeit und dessen Schaltung |
| JP2937591B2 (ja) * | 1991-12-09 | 1999-08-23 | 沖電気工業株式会社 | 基板バイアス発生回路 |
| JPH06195971A (ja) * | 1992-10-29 | 1994-07-15 | Mitsubishi Electric Corp | 基板電位発生回路 |
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| DE69408665T2 (de) * | 1994-08-12 | 1998-10-15 | Cons Ric Microelettronica | Spannungserhöher vom Ladungspumpentype |
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1991
- 1991-02-05 JP JP3014059A patent/JP2724919B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-28 KR KR1019920001176A patent/KR950003911B1/ko not_active IP Right Cessation
- 1992-01-31 US US07/828,839 patent/US5247208A/en not_active Expired - Lifetime
- 1992-02-04 DE DE4203137A patent/DE4203137C2/de not_active Expired - Fee Related
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Also Published As
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| US5247208A (en) | 1993-09-21 |
| JP2724919B2 (ja) | 1998-03-09 |
| KR950003911B1 (ko) | 1995-04-20 |
| DE4203137A1 (de) | 1992-08-13 |
| KR920017237A (ko) | 1992-09-26 |
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