JPS6132457A - 基板電圧発生回路 - Google Patents
基板電圧発生回路Info
- Publication number
- JPS6132457A JPS6132457A JP15479084A JP15479084A JPS6132457A JP S6132457 A JPS6132457 A JP S6132457A JP 15479084 A JP15479084 A JP 15479084A JP 15479084 A JP15479084 A JP 15479084A JP S6132457 A JPS6132457 A JP S6132457A
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- JP
- Japan
- Prior art keywords
- circuit
- electrode
- potential
- mosfet
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は電源電位と基板電位が異なる集積回路において
集積回路内部で基板電圧を発生させる基板電位発生回路
に関する。
集積回路内部で基板電圧を発生させる基板電位発生回路
に関する。
従来の基板電圧発生回路の例を第６ｒｇＪに示す。
第６図の回路はダイナミックランダムアクセスメモリの
基板電圧を発生させる場合に良く用いられる回路でリン
グオシレータ１０１で発生させたクロック信号をコンデ
ンサ１０３を介してダイオード特性を持つ様にゲート・
ドレイン（もしくはソース）間を接続されたＭＯＳＦＩ
ＣＴ１０４とＭＯＥＩＦＩＩ！Ｔ１０５に送り、一方の
電極を負の電源端子であるーＶｓｓに接続されたＭＯＳ
ＦＩＴ１０４と、一方の電極を基板電位であるーｙｓυ
Ｂに接続されたＭＯＳＩＦＩＣＴ１０５１７）働きによ
り−Ｖｓ＋ｓよりも低い電位−ｖ ＥＩＴＩ！ｌを作る
ものである。
基板電圧を発生させる場合に良く用いられる回路でリン
グオシレータ１０１で発生させたクロック信号をコンデ
ンサ１０３を介してダイオード特性を持つ様にゲート・
ドレイン（もしくはソース）間を接続されたＭＯＳＦＩ
ＣＴ１０４とＭＯＥＩＦＩＩ！Ｔ１０５に送り、一方の
電極を負の電源端子であるーＶｓｓに接続されたＭＯＳ
ＦＩＴ１０４と、一方の電極を基板電位であるーｙｓυ
Ｂに接続されたＭＯＳＩＦＩＣＴ１０５１７）働きによ
り−Ｖｓ＋ｓよりも低い電位−ｖ ＥＩＴＩ！ｌを作る
ものである。
第７図に第６図の回路の動作のタイミングチャートを示
しである。なお第７図における動作波形の左に付けた番
号及び記号は第６図の同一の番号及び記号に対応してい
る。第７図のタイミングチャートによる信号波形を見れ
ば分るように一７１１０Ｂはクロック信号に同期して変
動している。したがって原理的に電圧変動が避は難い訳
であるが、従来の回路は電圧変動率が大きく問題があっ
た０まだ電圧変動率を小さくするにはクロック信号の周
波数を高くすれば良いが、周波数に比例してリングオシ
レータの消費電流が増加してしまうという問題があった
。なお従来の回路を２組み用いたとしてもそれぞれのリ
ングオシレータの信号間の位相関係が全く無関係である
為、電圧変動率が低下するという保証はない０以上、従
来の回路においては基板電圧の電圧変動率をリングオシ
レータの消費電流の増加なしには小さく抑える方法がな
かった０ 〔目 的〕 本発明はダイオード特性を持つ様にゲート・ドレイン（
もしくはソース）間を接続した２個のＭＯＳ？］ＵＴと
コンデンサからなる昇圧回路を単位昇圧回路として、該
単位昇圧回路を複数個と６７個の発振回路からなり、該
発振回路からそれぞれ位相の異なった複数個のクロック
信号を取り出し、前記複数個の単位昇圧回路にそれぞれ
供給し、電圧変動率が最も大きくなるクロック信号の立
ち下がりのタイミングをずらして合成することにより電
圧変動率の小さな基板電圧発生回路を、実現するもので
ある。
しである。なお第７図における動作波形の左に付けた番
号及び記号は第６図の同一の番号及び記号に対応してい
る。第７図のタイミングチャートによる信号波形を見れ
ば分るように一７１１０Ｂはクロック信号に同期して変
動している。したがって原理的に電圧変動が避は難い訳
であるが、従来の回路は電圧変動率が大きく問題があっ
た０まだ電圧変動率を小さくするにはクロック信号の周
波数を高くすれば良いが、周波数に比例してリングオシ
レータの消費電流が増加してしまうという問題があった
。なお従来の回路を２組み用いたとしてもそれぞれのリ
ングオシレータの信号間の位相関係が全く無関係である
為、電圧変動率が低下するという保証はない０以上、従
来の回路においては基板電圧の電圧変動率をリングオシ
レータの消費電流の増加なしには小さく抑える方法がな
かった０ 〔目 的〕 本発明はダイオード特性を持つ様にゲート・ドレイン（
もしくはソース）間を接続した２個のＭＯＳ？］ＵＴと
コンデンサからなる昇圧回路を単位昇圧回路として、該
単位昇圧回路を複数個と６７個の発振回路からなり、該
発振回路からそれぞれ位相の異なった複数個のクロック
信号を取り出し、前記複数個の単位昇圧回路にそれぞれ
供給し、電圧変動率が最も大きくなるクロック信号の立
ち下がりのタイミングをずらして合成することにより電
圧変動率の小さな基板電圧発生回路を、実現するもので
ある。
第１図は本発明の第１の実施例を示す回路図である◇第
１図において破線２４に囲まれた回路はリングオシレー
タからなる発振回路であり、５個のインバータ１１〜１
５を環状に接続することによって構成されている。破４
Ｉ２５に鍔まれた回路は単位昇圧回路であって、ＭＯＳ
？ＫＴ１９のソースもしくはドレインとなる第１の電極
はゲート電極と接続され、ＭＯＳＦＩＩ！Ｔｌ ９のド
レインもしくはソースとなる第２の電極は負の電源端子
である一ｖ１１１１に接続されている。ＭＯ５ＦＢＴ２
０のドレインもしくはソースとなる第１の電極はゲート
電極と接続され、かつコンデンサ１８の第１の端子に接
続されている。以上によって単位昇圧回路２５は構成さ
れている。リングオシレータ２４の第１のクロック信号
出力であるインバータ１５の出力はインバータ１６のバ
ッファーを通って単位昇圧回路２５の中のコンデンサ１
８の第２の端子にクロック信号を送る。単位昇圧回路２
６はＭＯＳＩＦＥＴ２２、ＭＯＳＦＫＴ２３、コンデン
サ２１からなり、構成は単位昇圧回路２５と基本的に同
じである。リングオシレータ２４の第２のクロック信号
出力であるインバータ１２の出力はインバータ１７のバ
ッファーを通って単位昇圧回路２６の中のコンデンサ２
１の第２の端子にクロック信号を送る。さてリングオシ
レータ２４のイ”／ ／（−夕１１〜１５の信号波形及
びバッファーであるインバータ１６．１７の信号波形を
示したのが第２図のタイミングチャートである。また第
３図は第１１２７の回路の主に単位昇圧回路の中の動作
波形を示した図である０第２図及び第３図において信号
波形の左側に記した番号及び記号は第１図の回路図に示
した番号及び記号における信号と対応している。さてイ
ンバータ１６によって単位昇圧回路２５にり四ツク信号
が加えられ、またイン／＜−１１７ｋｍよって単位昇圧
回路２６にクロック信号が加えられると等価的にダイオ
ード特性を示すＭＯＳＩＭＩ！Ｔｉ９．２０．２２．２
３とコンデンサ１８．２１の働きによってＭＯＪＦＩＴ
ｌ ９の第１の電極電位２７ 、ＭＯＳＦＩＣＴ２２の
第１の電極電位２８の動作は第３図のそれぞれ（２７）
、（２Ｂ）に示した信号波形となる。そして基板電位−
ｖＩＩＩＴＩ＋は第３図の（−Ｖｅｖｎ）に示した波形
となる。本発明の基板電圧発生回路による第３図の（−
■８υＢ）の電位波形と従来の基板電圧発生回路による
第７図の（−７ｅｔｒｎ）の電位波形を比較するとリン
グオシレータの発振周波数は同一でありながら本発明の
基板電圧発生回路ではクロック信号の立ち下がりによる
最大電圧変動のポイントが２倍となり、その分だけきめ
細かく電荷を−ｖ８υＢに供給することになるので全体
としての電圧変動率が小ざくなっていることが分る。な
お第１図の実施例では単位昇圧回路を２個用いているが
、この場合は−Ｖ ＲＵＢに電荷を供給する能力が２倍
となるので電圧変動率のみを小さくするにはコンデンサ
１８．２１の容量やＭＯＳ’１ＦＫＴ１９．２０，２２
．２３の能力は従来の回路の場合より小さくしても良い
。
１図において破線２４に囲まれた回路はリングオシレー
タからなる発振回路であり、５個のインバータ１１〜１
５を環状に接続することによって構成されている。破４
Ｉ２５に鍔まれた回路は単位昇圧回路であって、ＭＯＳ
？ＫＴ１９のソースもしくはドレインとなる第１の電極
はゲート電極と接続され、ＭＯＳＦＩＩ！Ｔｌ ９のド
レインもしくはソースとなる第２の電極は負の電源端子
である一ｖ１１１１に接続されている。ＭＯ５ＦＢＴ２
０のドレインもしくはソースとなる第１の電極はゲート
電極と接続され、かつコンデンサ１８の第１の端子に接
続されている。以上によって単位昇圧回路２５は構成さ
れている。リングオシレータ２４の第１のクロック信号
出力であるインバータ１５の出力はインバータ１６のバ
ッファーを通って単位昇圧回路２５の中のコンデンサ１
８の第２の端子にクロック信号を送る。単位昇圧回路２
６はＭＯＳＩＦＥＴ２２、ＭＯＳＦＫＴ２３、コンデン
サ２１からなり、構成は単位昇圧回路２５と基本的に同
じである。リングオシレータ２４の第２のクロック信号
出力であるインバータ１２の出力はインバータ１７のバ
ッファーを通って単位昇圧回路２６の中のコンデンサ２
１の第２の端子にクロック信号を送る。さてリングオシ
レータ２４のイ”／ ／（−夕１１〜１５の信号波形及
びバッファーであるインバータ１６．１７の信号波形を
示したのが第２図のタイミングチャートである。また第
３図は第１１２７の回路の主に単位昇圧回路の中の動作
波形を示した図である０第２図及び第３図において信号
波形の左側に記した番号及び記号は第１図の回路図に示
した番号及び記号における信号と対応している。さてイ
ンバータ１６によって単位昇圧回路２５にり四ツク信号
が加えられ、またイン／＜−１１７ｋｍよって単位昇圧
回路２６にクロック信号が加えられると等価的にダイオ
ード特性を示すＭＯＳＩＭＩ！Ｔｉ９．２０．２２．２
３とコンデンサ１８．２１の働きによってＭＯＪＦＩＴ
ｌ ９の第１の電極電位２７ 、ＭＯＳＦＩＣＴ２２の
第１の電極電位２８の動作は第３図のそれぞれ（２７）
、（２Ｂ）に示した信号波形となる。そして基板電位−
ｖＩＩＩＴＩ＋は第３図の（−Ｖｅｖｎ）に示した波形
となる。本発明の基板電圧発生回路による第３図の（−
■８υＢ）の電位波形と従来の基板電圧発生回路による
第７図の（−７ｅｔｒｎ）の電位波形を比較するとリン
グオシレータの発振周波数は同一でありながら本発明の
基板電圧発生回路ではクロック信号の立ち下がりによる
最大電圧変動のポイントが２倍となり、その分だけきめ
細かく電荷を−ｖ８υＢに供給することになるので全体
としての電圧変動率が小ざくなっていることが分る。な
お第１図の実施例では単位昇圧回路を２個用いているが
、この場合は−Ｖ ＲＵＢに電荷を供給する能力が２倍
となるので電圧変動率のみを小さくするにはコンデンサ
１８．２１の容量やＭＯＳ’１ＦＫＴ１９．２０，２２
．２３の能力は従来の回路の場合より小さくしても良い
。
第４図は本発明の第２の実施例を示す回路図である。第
４図において破＠２９に囲まれた回路はリングオシレー
タであり、破ａ３０及び破４ｇ！３１に囲まれた回路は
共に単位昇圧回路であるｏリングオシレータ２９の出力
信号は一方ではインバータ３２を経て単位昇圧回路３０
に加えられ、また他方ではインバータ３３及びインバー
タ３４ｔ−経て単位昇圧回路６１に加えられている。単
位昇圧回路３０に加えられるクロック信号を作るインバ
ータ３２の信号波形、及び単位昇圧回路３１に加えられ
るクロック信号を作るインバータ５４の信号波形を第５
図のタイミングチャートに示すＯ第５図において２種の
クロック信号は互いに位相が反転しており、電圧変動が
最大となるクロック信号の立ち下がりが交互に、かつ同
じ時間間隔となるので同じクロック信号数を用いる場合
には電圧変動率が最小となる。
４図において破＠２９に囲まれた回路はリングオシレー
タであり、破ａ３０及び破４ｇ！３１に囲まれた回路は
共に単位昇圧回路であるｏリングオシレータ２９の出力
信号は一方ではインバータ３２を経て単位昇圧回路３０
に加えられ、また他方ではインバータ３３及びインバー
タ３４ｔ−経て単位昇圧回路６１に加えられている。単
位昇圧回路３０に加えられるクロック信号を作るインバ
ータ３２の信号波形、及び単位昇圧回路３１に加えられ
るクロック信号を作るインバータ５４の信号波形を第５
図のタイミングチャートに示すＯ第５図において２種の
クロック信号は互いに位相が反転しており、電圧変動が
最大となるクロック信号の立ち下がりが交互に、かつ同
じ時間間隔となるので同じクロック信号数を用いる場合
には電圧変動率が最小となる。
以上、第１図の回路及び第４図の回路で本発明の詳細な
説明したが、本発明の回路の本質は１個の発振回路から
複数のクロック信号を取り出し、複数の単位昇圧回路に
それぞれ供給し、電圧変動が最大となるクロック信号の
立ち下がりのタイミングをずらして合成することにより
電圧変動率を小さくするものである。したがって第１図
及び第４図ではインバータ５段からなるリングオシレー
タで構成しても良く、また幾つの信号でも、どこの段か
らでも取り出して良い。またリングオシレータでなくと
も複数の信号が取り出せればどんな発振回路であっても
良い。また第１図の回路ではインバータ１６．１７をバ
ッファーとして用いているが、バッファーはあった方が
望し、いが省略することも可能である。また実施例では
負の電源端子−Ｖ ｓｓと基板電位−ｖＩＩＩＵＢで動
作を説明したか、同じ構成でＰチャネルＭＯＳＦＥＴを
用いることにより、正の電源端子＋ｖＤＤ’、と基板電
位Ｖ１１ＵＢとの間の基板電位昇圧回路も構成できる。
説明したが、本発明の回路の本質は１個の発振回路から
複数のクロック信号を取り出し、複数の単位昇圧回路に
それぞれ供給し、電圧変動が最大となるクロック信号の
立ち下がりのタイミングをずらして合成することにより
電圧変動率を小さくするものである。したがって第１図
及び第４図ではインバータ５段からなるリングオシレー
タで構成しても良く、また幾つの信号でも、どこの段か
らでも取り出して良い。またリングオシレータでなくと
も複数の信号が取り出せればどんな発振回路であっても
良い。また第１図の回路ではインバータ１６．１７をバ
ッファーとして用いているが、バッファーはあった方が
望し、いが省略することも可能である。また実施例では
負の電源端子−Ｖ ｓｓと基板電位−ｖＩＩＩＵＢで動
作を説明したか、同じ構成でＰチャネルＭＯＳＦＥＴを
用いることにより、正の電源端子＋ｖＤＤ’、と基板電
位Ｖ１１ＵＢとの間の基板電位昇圧回路も構成できる。
〔効 果〕
以上、本発明の回路は同一の発振回路から複数個の異な
る位相の信号を取り出し、電圧変動が最大−となるり四
ツク信号の立ち下がりのタイミングをずらして合成する
ので同じ周波数の発振回路をクロック信号源として用い
る場合には電圧変動率の小さな基板電圧発生回路が得ら
れる。また同じ電圧変動率で良い場合には発振回路の周
波数を下げられるので消費電流の小さな基板電圧発生回
路が得られる。なお本発明の回路を集積回路に内蔵させ
た場合、一般的にパターン面積を最も大きく占めるのは
コンデンサの面積であるが、本発明によって単位昇圧回
路が複数個になっても、逆にその数に反比例して１個盛
りのコンデンサ面積を小さく出来るので全体としては殆
どパターン面積の増加なしに本発明の基板電圧発生回路
を集積回路化できる。また本発明の回路では単位昇圧回
路が複数個あるので、それらを集積回路のチップの適当
に互いに離れた所に配置することにより基板電位がチッ
プ全体に均等にかかりやすくすることも可能となる。
る位相の信号を取り出し、電圧変動が最大−となるり四
ツク信号の立ち下がりのタイミングをずらして合成する
ので同じ周波数の発振回路をクロック信号源として用い
る場合には電圧変動率の小さな基板電圧発生回路が得ら
れる。また同じ電圧変動率で良い場合には発振回路の周
波数を下げられるので消費電流の小さな基板電圧発生回
路が得られる。なお本発明の回路を集積回路に内蔵させ
た場合、一般的にパターン面積を最も大きく占めるのは
コンデンサの面積であるが、本発明によって単位昇圧回
路が複数個になっても、逆にその数に反比例して１個盛
りのコンデンサ面積を小さく出来るので全体としては殆
どパターン面積の増加なしに本発明の基板電圧発生回路
を集積回路化できる。また本発明の回路では単位昇圧回
路が複数個あるので、それらを集積回路のチップの適当
に互いに離れた所に配置することにより基板電位がチッ
プ全体に均等にかかりやすくすることも可能となる。
第１図は本発明の基板電圧発生回路の第１の実施例を示
す回路図、第２図、第３図は第１図の回路の各部の動き
を示すタイミングチャート、及び動作波形を示す図、第
４図は本発明の基板電圧発生回路の第２の実施例を示す
回路図、第５図は第４図の回路の一部の動きを示すタイ
ミングチャート、第６図は従来の基板電圧発生回路の例
を示す回路図・第７図は第６図の回路の各部の動作波形
を示す図である。 １１．１２．１３．１４．１５．１６．１７ 。 ３２，３３．３４・・・・・・インバータ回路１８．２
１・・・・・・コンデンサ １９．２０．２２．２３・・・・・・ＮチャネルＭＯＳ
Ｆ１Ｔ ２４．２９・・・・・・リングオシレータ２５．２６，
３０．３１・・・・・・単位昇圧回路以上
す回路図、第２図、第３図は第１図の回路の各部の動き
を示すタイミングチャート、及び動作波形を示す図、第
４図は本発明の基板電圧発生回路の第２の実施例を示す
回路図、第５図は第４図の回路の一部の動きを示すタイ
ミングチャート、第６図は従来の基板電圧発生回路の例
を示す回路図・第７図は第６図の回路の各部の動作波形
を示す図である。 １１．１２．１３．１４．１５．１６．１７ 。 ３２，３３．３４・・・・・・インバータ回路１８．２
１・・・・・・コンデンサ １９．２０．２２．２３・・・・・・ＮチャネルＭＯＳ
Ｆ１Ｔ ２４．２９・・・・・・リングオシレータ２５．２６，
３０．３１・・・・・・単位昇圧回路以上
Claims (1)
- 第１の絶縁ゲート電界効果型トランジスタ（以下ＭＯ
ＳＦＥＴと略す）のソースもしくはドレインとなる第１
の電極とゲート電極が接続され、第１のＭＯＳＦＥＴの
ドレインもしくはソースとなる第２の電極は負（正）の
電源端子である−Ｖ＿Ｓ＿Ｓ（＋Ｖ＿Ｄ＿Ｄ）に接続さ
れ、第２のＭＯＳＦＥＴのドレインもしくはソースとな
る第１の電極とゲート電極が接続されかつ基板電位であ
る−Ｖ＿Ｓ＿Ｕ＿Ｂ（Ｖ＿Ｓ＿Ｕ＿Ｂ）に接続され、第
１のＭＯＳＦＥＴの第１の電極と第２のＭＯＳＦＥＴの
第２の電極が接続されかつコンデンサの第１の端子に接
続され、コンデンサの第２の端子はクロック信号を受け
る端子となっている。以上を単位昇圧回路とする。基板
電位として電源電位と異なる電圧を必要とするＭＯＳ集
積回路において、複数個の前記単位昇圧回路と、１個の
発振回路からなり、該発振回路から複数個の互いに位相
の異なる信号を複数個の前記単位昇圧回路にクロック信
号としてそれぞれ加えた回路構成を特徴とする基板電圧
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15479084A JPS6132457A (ja) | 1984-07-24 | 1984-07-24 | 基板電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15479084A JPS6132457A (ja) | 1984-07-24 | 1984-07-24 | 基板電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132457A true JPS6132457A (ja) | 1986-02-15 |
Family
ID=15591953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15479084A Pending JPS6132457A (ja) | 1984-07-24 | 1984-07-24 | 基板電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132457A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04249359A (ja) * | 1991-02-05 | 1992-09-04 | Mitsubishi Electric Corp | 基板バイアス発生装置 |
| US5644534A (en) * | 1994-12-27 | 1997-07-01 | Macronix International Co., Ltd. | Voltage booster circuit with plural booster units having outputs connected in common |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133083A (en) * | 1978-03-21 | 1979-10-16 | Siemens Ag | Semiconductor circuit |
| JPS5590139A (en) * | 1978-12-27 | 1980-07-08 | Fujitsu Ltd | Substrate bias generating circuit |
-
1984
- 1984-07-24 JP JP15479084A patent/JPS6132457A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133083A (en) * | 1978-03-21 | 1979-10-16 | Siemens Ag | Semiconductor circuit |
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| JPH04249359A (ja) * | 1991-02-05 | 1992-09-04 | Mitsubishi Electric Corp | 基板バイアス発生装置 |
| US5644534A (en) * | 1994-12-27 | 1997-07-01 | Macronix International Co., Ltd. | Voltage booster circuit with plural booster units having outputs connected in common |
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