CN210490800U - 一种基于延迟单元的低成本倍频发生器 - Google Patents
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Abstract
本实用新型涉及时钟电路技术领域，具体为一种基于延迟单元的低成本倍频发生器，包括第一延迟单元、第一反相器、第一与门、第二反相器、第二延迟单元、第三反相器、第二与门和或门；本实用新型利用两个延迟单元、三个反相器、两个与门和一个或门，就能够实现对输入信号的倍频，输出倍频时钟，且输出信号具有低延迟的优点；本实用新型所述的倍频发生器与传统的锁相环倍频电路相比，电路结构简单、成本低，并且电路对输入信号的频率无特别要求，具有明显的优势，能够广泛应用于低端低成本电子产品中。
Description
技术领域
本实用新型涉及时钟电路技术领域，具体为一种基于延迟单元的低成本倍频发生器。
背景技术
目前常规的时钟倍频一般利用PLL锁相环产生，锁相环属于模拟电路技术，存在设计成本高、占用面积大的缺点，且对输入频率的频率范围有要求，而目前市场竞争日益激烈，在很多低端电子产品的应用场合，要求电子产品做到低成本才能有竞争优势，这就使得在低成本的电路设计中，利用锁相环产生倍频时钟会导致芯片成本增加，进而使得芯片缺乏市场竞争力。
实用新型内容
针对现有技术中的问题，本实用新型提供一种利用延迟单元设计的低成本倍频发生器。
为实现以上技术目的，本实用新型的技术方案是：
一种基于延迟单元的低成本倍频发生器，包括第一延迟单元、第一反相器、第一与门、第二反相器、第二延迟单元、第三反相器、第二与门和或门；
所述第一延迟单元的输入端分别与第一与门的第二输入端、第二反相器的输入端相连，第一延迟单元的输出端与第一反相器的输入端相连；
所述第一反相器的输出端与第一与门的第一输入端相连；
所述第一与门的输出端与或门的第一输入端相连；
所述第二反相器的输出端分别与第二延迟单元的输入端、第二与门的第二输入端相连；
所述第二延迟单元的输出端与第三反相器的输入端相连；
所述第三反相器的输出端与第二与门的第一输入端相连；
所述第二与门的输出端与或门的第二输入端相连；
所述第一延迟单元的输入端作为倍频发生器的信号输入端，所述或门的输出端作为倍频发生器的信号输出端；
所述第一延迟单元的延迟时间小于倍频发生器输入信号的高电平时间；
所述第二延迟单元的延迟时间小于倍频发生器输入信号的低电平时间。
作为优选，所述第一延迟单元包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，第一PMOS管的栅极与第一NMOS管的栅极连接作为第一延迟单元的输入端，所述第一PMOS管的漏极分别与第一NMOS管的漏极、第二PMOS管的栅极、第二NMOS管的栅极和第三NMOS管的栅极连接，第二PMOS管的漏极分别与第二NMOS管的漏极和第四NMOS管的栅极连接且作为第一延迟单元的输出端，所述第一PMOS管的源极和第二PMOS管的源极均接电源正极，所述第一NMOS管的源极、第二NMOS管的源极、第三NMOS管的源极和漏极、第四NMOS管的源极和漏极均接地。
作为优选，所述第二延迟单元与第一延迟单元电路结构相同。
从以上描述可以看出，本实用新型具备以下优点：
本实用新型利用两个延迟单元、三个反相器、两个与门和一个或门，就能够实现对输入信号的倍频，输出倍频时钟，且输出信号具有低延迟的优点；本实用新型所述的倍频发生器与传统的锁相环倍频电路相比，电路结构简单、成本低，并且电路对输入信号的频率无特别要求，具有明显的优势，能够广泛应用于低端低成本电子产品中。
附图说明
图1是本实用新型的电路结构示意图；
图2是本实用新型上半部分的电路结构示意图；
图3是图2所示电路的时序图；
图4是本实用新型下半部分的电路结构示意图；
图5是图4所示电路的时序图；
图6是图1所示电路的时序图；
图7是延迟单元的电路结构示意图。
具体实施方式
结合图1至图7，详细说明本实用新型的一个具体实施例，但不对本实用新型的权利要求做任何限定。
如图1所示，一种基于延迟单元的低成本倍频发生器，包括第一延迟单元delay1、第一反相器inv1、第一与门AND1、第二反相器inv2、第二延迟单元delay2、第三反相器inv3、第二与门AND2和或门OR；
第一延迟单元delay1的输入端分别与第一与门AND1的第二输入端、第二反相器inv2的输入端相连，第一延迟单元delay1的输出端与第一反相器inv1的输入端相连；
第一反相器inv1的输出端与第一与门AND1的第一输入端相连；
第一与门AND1的输出端与或门OR的第一输入端相连；
第二反相器inv2的输出端分别与第二延迟单元delay2的输入端、第二与门AND2的第二输入端相连；
第二延迟单元delay2的输出端与第三反相器inv3的输入端相连；
第三反相器inv3的输出端与第二与门AND2的第一输入端相连；
第二与门AND2的输出端与或门OR的第二输入端相连；
第一延迟单元delay1的输入端作为倍频发生器的信号输入端，所述或门OR的输出端作为倍频发生器的信号输出端；
第一延迟单元delay1的延迟时间小于倍频发生器输入信号的高电平时间；
第二延迟单元delay2的延迟时间小于倍频发生器输入信号的低电平时间。
本实施例的工作原理如下：
(1)如图2所示，本实用新型的上半部分包括第一延迟单元delay1、第一反相器1和第一与门AND1，当输入信号A(信号A的高电平时间须大于第一延迟单元delay1的延迟时间delay)时，信号A经过第一延迟单元delay1产生信号A1，信号A1又经过第一反相器inv1产生信号A2，最后信号A2与信号A本身作为第一与门AND1的输入信号进行与运算，在信号A上升沿时输出信号Y变为高电平并保持一段时间，保持的时间即为第一延迟单元delay1的延迟时间，时序图如图3所示，从图3中可以看出，只有在信号A和信号A2同时为高电平时，输出信号Y才为高电平，即信号A上升沿会产生一个脉冲；
(2)由(1)的描述可以推断，在图2的基础上增加一个反相器，即可实现在信号A下降沿产生脉冲，因此如图4所示，在图2的基础上增加一个反相器，即本实用新型的下半部分，包括第二反相器inv2、第二延迟单元delay2、第三反相器inv3和第二与门AND2，当输入信号A(信号A的低电平时间须大于第二延迟单元delay2的延迟时间delay)时，信号A经过第二反相器产生信号AN，信号AN经过第二延迟单元delay2产生信号A1′、A1′又经过第三反相器inv3产生信号A2′，最后信号A2′与信号AN本身作为第二与门AND2的输入信号进行与运算，在信号A下降沿时输出信号Y′变为高电平并保持一段时间，保持的时间即为第二延迟单元delay2的延迟时间，时序图如图5所示，从图5中可以看出，只有在信号AN和信号A2′同时为高电平时，输出信号Y′才为高电平，即信号A下降沿会产生一个脉冲；
(3)由(1)和(2)的描述可以看出，只要将信号A上升沿和下降沿产生的脉冲叠加，就可以产生一个频率为信号A两倍的波形，因此，如图1所示，本实用新型包括第一延迟单元delay1、第一反相器inv1、第一与门AND1、第二反相器inv2、第二延迟单元delay2、第三反相器inv3、第二与门AND2和或门OR；当信号A输入时，电路上半部分的输出信号Y和电路下半部分的输出信号Y′作为或门OR的输入信号进行或运算后输出信号Y″，时序图如图6所示，从图6可以看出，只要满足第一延迟单元的延迟时间和第二延迟单元的延迟时间分别小于输入信号的高电平时间和低电平时间的条件，输出信号Y″的频率为输入信号A的两倍，就可以产生频率两倍与输入信号A的脉冲波形。
从上述描述可以看出，本实施例利用两个延迟单元、三个反相器、两个与门和一个或门，就能够实现对输入信号的倍频，输出倍频时钟，且输出信号具有低延迟的优点；本实施例所述的倍频发生器与传统的锁相环倍频电路相比，电路结构简单、成本低，并且电路对输入信号的频率无特别要求，具有明显的优势，能够广泛应用于低端低成本电子产品中。
本实施例具体实施时，第一延迟单元和第二延迟单元均可以采用以下电路结构：
如图7所示，延迟单元包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4，P1的栅极与N1的栅极连接作为延迟单元的输入端，P1的漏极分别与N1的漏极、P2的栅极、N2的栅极和N3的栅极连接，P2的漏极分别与N2的漏极和N4的栅极连接且作为延迟单元的输出端，P1的源极和P2的源极均接电源正极，N1的源极、N2的源极、N3的源极和漏极、N4的源极和漏极均接地。
延迟单元中，PMOS管P1和P2，NMOS管N1、N2、N3和N4选型时，每个MOS管的沟道宽长比根据所需的延迟单元延迟时间决定。
图7所示的延迟单元结构仅为本方案实施时的一种实施例，在本实用新型具体实施时，第一延迟单元和第二延迟单元的电路结构并不唯一，只要满足第一延迟单元的延迟时间和第二延迟单元的延迟时间分别小于输入信号的高电平时间和低电平时间的条件即可；最佳实施例中，第一延迟单元和第二延迟单元采用相同的电路结构。
综上所述，本实用新型具有以下优点：
本实用新型利用两个延迟单元、三个反相器、两个与门和一个或门，就能够实现对输入信号的倍频，输出倍频时钟，且输出信号具有低延迟的优点；本实用新型所述的倍频发生器与传统的锁相环倍频电路相比，电路结构简单、成本低，并且电路对输入信号的频率无特别要求，具有明显的优势，能够广泛应用于低端低成本电子产品中。
可以理解的是，以上关于本实用新型的具体描述，仅用于说明本实用新型而并非受限于本实用新型实施例所描述的技术方案。本领域的普通技术人员应当理解，仍然可以对本实用新型进行修改或等同替换，以达到相同的技术效果；只要满足使用需要，都在本实用新型的保护范围之内。
Claims (3)
1.一种基于延迟单元的低成本倍频发生器，其特征在于：包括第一延迟单元、第一反相器、第一与门、第二反相器、第二延迟单元、第三反相器、第二与门和或门；
所述第一延迟单元的输入端分别与第一与门的第二输入端、第二反相器的输入端相连，第一延迟单元的输出端与第一反相器的输入端相连；
所述第一反相器的输出端与第一与门的第一输入端相连；
所述第一与门的输出端与或门的第一输入端相连；
所述第二反相器的输出端分别与第二延迟单元的输入端、第二与门的第二输入端相连；
所述第二延迟单元的输出端与第三反相器的输入端相连；
所述第三反相器的输出端与第二与门的第一输入端相连；
所述第二与门的输出端与或门的第二输入端相连；
所述第一延迟单元的输入端作为倍频发生器的信号输入端，所述或门的输出端作为倍频发生器的信号输出端；
所述第一延迟单元的延迟时间小于倍频发生器输入信号的高电平时间；
所述第二延迟单元的延迟时间小于倍频发生器输入信号的低电平时间。
2.根据权利要求1所述的一种基于延迟单元的低成本倍频发生器，其特征在于：所述第一延迟单元包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，第一PMOS管的栅极与第一NMOS管的栅极连接作为第一延迟单元的输入端，所述第一PMOS管的漏极分别与第一NMOS管的漏极、第二PMOS管的栅极、第二NMOS管的栅极和第三NMOS管的栅极连接，第二PMOS管的漏极分别与第二NMOS管的漏极和第四NMOS管的栅极连接且作为第一延迟单元的输出端，所述第一PMOS管的源极和第二PMOS管的源极均接电源正极，所述第一NMOS管的源极、第二NMOS管的源极、第三NMOS管的源极和漏极、第四NMOS管的源极和漏极均接地。
3.根据权利要求1或2所述的一种基于延迟单元的低成本倍频发生器，其特征在于：所述第二延迟单元与第一延迟单元电路结构相同。
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|---|---|---|---|
| CN201922103534.8U CN210490800U (zh) | 2019-11-29 | 2019-11-29 | 一种基于延迟单元的低成本倍频发生器 |
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Publications (1)
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|---|---|
| CN210490800U true CN210490800U (zh) | 2020-05-08 |
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ID=70511394
Family Applications (1)
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|---|---|
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- 2019-11-29 CN CN201922103534.8U patent/CN210490800U/zh active Active
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Denomination of utility model: A low cost frequency doubling generator based on delay unit Effective date of registration: 20220601 Granted publication date: 20200508 Pledgee: Agricultural Bank of China Limited by Share Ltd. Wuxi science and Technology Branch Pledgor: WUXI XIJIE MICROELECTRONICS Co.,Ltd. Registration number: Y2022320000260 |
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