JP2009089391A - フリップフロップ及びこれを用いたデューティ比補正回路 - Google Patents

Abstract

【課題】入力される外部クロック信号の活性化エッジを用いてデューティ比を補正することができるデューティ比補正回路を提供し、また、クロック信号及びリセット信号に応答して自体の電源電圧が自体の出力ノードをプリチャージすることにより、同期化動作を行うことができるフリップフロップを提供すること。
【解決手段】本発明のフリップフロップは、基準クロック信号及びリセット信号を受信する第１のステージと、前記基準クロック信号に応答して自体の出力ノードを第１のレベルに遷移させ、前記リセット信号に対応する前記第１のステージの出力信号に応答して前記出力ノードをプリチャージさせて第２のレベルに遷移させる第２のステージとを備えることを特徴とする。
【選択図】図３

Description

本発明は、半導体設計技術に関し、特に、入力されるクロック信号に同期化する出力信号を生成することができるフリップフロップ（ｆｌｉｐ ｆｌｏｐ）と、これを用いて入力されるクロック信号のデューティ比を５０：５０に補正することができるデューティ比補正回路（ｄｕｔｙ ｒａｔｅ ｃｏｒｒｅｃｔｉｏｎ ｃｉｒｃｕｉｔ）とに関する。

一般的に、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）をはじめとする半導体装置は、大容量化、高速化、小型化、及び低電力化のための方向に発展している。そのうち、高速化を達成するための一環として、外部クロック信号の周波数を高めており、半導体装置は、このような外部クロック信号に対応する内部クロック信号を生成して高速で動作している。しかし、外部クロック信号の周波数を高めるには限界があり、これを克服するために、最近、クロックの活用度を高める方式が利用されている。そのうちの１つがＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）方式である。

従来に使用していたＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）方式は、１つのクロックを基準にクロック信号の立上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）に応答して１つのデータが出力されるが、ＤＤＲ方式は、１つのクロックを基準にクロック信号の立上がりエッジと立下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）とでそれぞれ１つずつのデータ、すなわち、２つのデータが出力される方式である。そのため、ＤＤＲ方式はＳＤＲ方式に比べて同じ外部クロック信号を受信しても２倍のデータ処理が可能である。

このように、ＤＤＲ方式は、クロック信号の立上がりエッジと立下がりエッジとでデータを出力していることから、クロック信号のデューティ比を５０：５０に保障しなければならない必要性が生じた。なぜなら、クロック信号にジッタ（ｊｉｔｔｅｒ）成分及び他の理由により、デューティ比が５０：５０から大きく外れると、半導体装置はデータを出力しようとするが、タイミングがずれて、安定したデータの出力の動作が保障され得ないためである。そこで、半導体装置の内部には、これを防止するためのデューティ比補正回路が設けられる。

図１は、従来のデューティ比補正回路を説明する回路図である。

同図に示すように、デューティ比補正回路は、第１の加重値反映部１１０と、第２の加重値反映部１３０と、クロック出力部１５０とを備える。

第１の加重値反映部１１０は、立上がりクロック信号ＲＣＬＫに加重値を反映して出力するためのものであって、第１の加重値制御信号ないし第４の加重値制御信号ＣＴＲ０、／ＣＴＲ０、ＣＴＲ１、／ＣＴＲ１、ＣＴＲ２、／ＣＴＲ２、ＣＴＲ３、／ＣＴＲ３に応答して活性化される複数のインバータを備える。

第２の加重値反映部１３０は、立下がりクロック信号ＦＣＬＫに加重値を反映して出力するためのものであって、第１の加重値制御信号ないし第４の加重値制御信号ＣＴＲ０、／ＣＴＲ０、ＣＴＲ１、／ＣＴＲ１、ＣＴＲ２、／ＣＴＲ２、ＣＴＲ３、／ＣＴＲ３に応答して活性化される複数のインバータを備える。

クロック出力部１５０は、共通ノードＳＵＭで生成される出力信号を受信して内部クロック信号ＣＬＫ＿ＩＮＮとして出力する。

以下、従来のデューティ比補正回路の簡単な動作を説明する。

まず、第１の加重値反映部及び第２の加重値反映部１１０、１３０を構成する複数のインバータは、それぞれ対応するインバータが互いに反対の動作を行う。言い替えれば、もし、第１の加重値反映部１１０内で３つのインバータが活性化されると、第２の加重値反映部１３０内で１つのインバータが活性化され、もし、第１の加重値反映部１１０内で１つのインバータが活性化されると、第２の加重値反映部１３０内で３つのインバータが活性化される。

そのため、第１の加重値反映部１１０は、立上がりクロック信号ＲＣＬＫに該当する加重値を反映して共通ノードＳＵＭに出力し、第２の加重値反映部１３０は、立下がりクロック信号ＦＣＬＫに該当する加重値を反映して共通ノードＳＵＭに出力する。次いで、このように加重値が反映された第１の加重値反映部及び第２の加重値反映部１１０、１３０の出力信号は共通ノードＳＵＭで衝突し、このため、デューティ比が補正された内部クロック信号ＣＬＫ＿ＩＮＮを生成する。

以上で説明したように、従来のデューティ比補正回路の構成は複数のインバータを備えてデューティ比を補正する。ここで、複数のインバータは、比較的大きなサイズを占める回路であって、比較的多くの電流消費が発生する。これは、この頃、半導体装置が低電力化、小型化に発展する傾向に反する要因であるといえる。また、従来のデューティ比補正回路は、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）によって次のような問題点を有している。

図２は、図１のデューティ比補正回路に係る各信号の波形を説明するための波形図である。ここで、立上がりクロック信号ＲＣＬＫと立下がりクロック信号ＦＣＬＫとは一般的にＰＶＴによって歪み、図２のような波形を有し得る。すなわち、立上がりクロック信号ＲＣＬＫの論理「ハイ」期間が立下がりクロック信号ＦＣＬＫの論理「ハイ」期間に比べて非常に短く生成され得る。

一般的に、立上がりクロック信号ＲＣＬＫに加重値を反映することと、立下がりクロック信号ＦＣＬＫに加重値を反映することとは、極めて正確な制御を必要とする。もし、加重値の制御が正確になされなかった場合、図２のように、共通ノードＳＵＭに階段形態の波形が発生し得る。この場合、最終的に出力される内部クロック信号ＣＬＫ＿ＩＮＮは、最初の立上がりクロック信号ＲＣＬＫ及び立下がりクロック信号ＦＣＬＫに比べてデューティ比が少し補正されるだけで、所望の５０：５０のデューティ比を保障することはできない。

一方、加重値制御は、ウエハ工程（ｗａｆｅｒ ｆａｂ−ｏｕｔ）後、マスク修正（ｍａｓｋ ｒｅｖｉｓｉｏｎ）を介してなされ、このようなマスク修正には高い費用が発生して半導体装置の製品費が増加する。

本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、入力される外部クロック信号の活性化エッジを用いてデューティ比を補正することができるデューティ比補正回路を提供することにある。

また、本発明の他の目的は、クロック信号及びリセット信号に応答して自体の電源電圧が自体の出力ノードをプリチャージすることにより、同期化動作を行うことができるフリップフロップを提供することにある。

そこで、上記の目的を達成するための本発明によるフリップフロップは、 基準クロック信号及びリセット信号を受信する第１のステージと、前記基準クロック信号に応答して自体の出力ノードを第１のレベルに遷移させ、前記リセット信号に対応する前記第１のステージの出力信号に応答して前記出力ノードをプリチャージさせて第２のレベルに遷移させる第２のステージとを備える。

上記の目的を達成するための本発明によるデューティ比補正回路は、第１の基準クロック信号及び第１のリセット信号に応じて定義されるデューティ比の第１の内部クロック信号を生成するデューティ調整手段と、第２の基準クロック信号及びフィードバックされる前記第１の内部クロック信号に応答して前記第１のリセット信号を生成するリセット信号生成手段とを備える。

本発明に係るフリップフロップは、クロック信号及びリセット信号に応答して出力ノードをプリチャージすることにより、最も安定したフリップフロップ動作を保障することができる。また、このようなフリップフロップを備えるデューティ比補正回路は、第１の基準クロック信号と、第１の基準クロック信号に比べて半周期だけ位相差を有する第２の基準クロック信号とを用いて所望のデューティ比の内部クロック信号を生成することができる。特に、本発明に係るデューティ比補正回路は、従来用いられていた複数のインバータを用いないため、半導体装置の面積を減らすことができ、消費電力もまた減らすことができる。

以下、本発明の属する技術分野における通常の知識を有した者が、本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を添付した図面を参照して説明する。

図３は、本発明に係るデューティ比補正回路を説明する図である。

同図に示すように、デューティ比補正回路は、第１の内部クロック生成部３１０と、第２の内部クロック生成部３３０とを備えることができる。

第１の内部クロック生成部３１０は、電源電圧である外部電源電圧ＶＤＤを受信し、正の基準クロック信号ＣＬＫ及び負の基準クロック信号／ＣＬＫに応答して正の基準クロック信号ＣＬＫに対応する正の内部クロック信号ＣＬＫ＿ＩＮＮを生成するためのものであって、第１のデューティ比調整部３１２と第１のリセット信号生成部３１４とを備えることができる。

第１のデューティ比調整部３１２は、正の基準クロック信号ＣＬＫの活性化エッジと第１のリセット信号ＲＳＴ１の活性化エッジとによって定義されるデューティ比の正の内部クロック信号ＣＬＫ＿ＩＮＮを生成することができる。第１のデューティ比調整部３１２の詳細な回路構成については、図４でさらに説明する。

第１のリセット信号生成部３１４は、フィードバックされる正の内部クロック信号ＣＬＫ＿ＩＮＮ及び負の基準クロック信号／ＣＬＫに応答して第１のリセット信号ＲＳＴ１を生成するためのものであって、正の内部クロック信号ＣＬＫ＿ＩＮＮ及び負の基準クロック信号／ＣＬＫを受信して第１のリセット信号ＲＳＴ１を出力する第１の論理積ゲートＡＮＤ１を備えることができる。そこで、第１の論理積ゲートＡＮＤ１は、正の内部クロック信号ＣＬＫ＿ＩＮＮ及び負の基準クロック信号／ＣＬＫの両方が論理「ハイ」に活性化される場合、論理「ハイ」に活性化される第１のリセット信号ＲＳＴ１を出力し得る。

ここで、負の基準クロック信号／ＣＬＫは、正の基準クロック信号ＣＬＫに対応して半周期の位相差を有する信号である。ここで、半周期とは、正の基準クロック信号ＣＬＫの１ｔＣＫの１／２周期を意味する。

図４は、図３の第１のデューティ比調整部３１２を説明する回路図である。

同図に示すように、第１のデューティ比調整部３１２は、第１のステージ４１０と、第２のステージ４３０と、ラッチ部４５０とを備えることができる。

第１のステージ４１０は、正の基準クロック信号ＣＬＫ及び第１のリセット信号ＲＳＴ１を受信し、正の基準クロック信号ＣＬＫを受信する第１の入力部４１２と、第１のリセット信号ＲＳＴ１を受信して第２の駆動部４３４を活性化させる制御信号ＣＴＲを出力する第２の入力部４１４とを備えることができる。

より詳細に説明すると、第１のステージ４１０は、外部電源電圧ＶＤＤ端と第２のＰＭＯＳトランジスタＰＭ２との間にドレイン・ソース経路が形成され、正の基準クロック信号ＣＬＫがゲートに入力される第１のＰＭＯＳトランジスタＰＭ１と、第１のＰＭＯＳトランジスタＰＭ１と第１のＮＭＯＳトランジスタとの間にソース・ドレイン経路が形成され、第１のリセット信号ＲＳＴ１がゲートに入力される第２のＰＭＯＳトランジスタＰＭ２と、第２のＰＭＯＳトランジスタＰＭ２と接地電源電圧ＶＳＳ端との間にソース・ドレイン経路が形成され、第１のリセット信号ＲＳＴ１がゲートに入力される第１のＮＭＯＳトランジスタＮＭ１とを備えることができる。参考に、制御信号ＣＴＲは、第２のＰＭＯＳトランジスタＰＭ２と第１のＮＭＯＳトランジスタＮＭ１との共通ノードに出力される。

一方、第２のステージ４３０は、正の基準クロック信号ＣＬＫに応答して出力ノードＡを第１のレベルに遷移させ、第１のリセット信号ＲＳＴに対応する制御信号ＣＴＲに応答して出力ノードＡを外部電源電圧ＶＤＤによってプリチャージさせて第２のレベルに遷移させるためのものであって、正の基準クロック信号ＣＬＫに応答して出力ノードＡ電圧が接地電源電圧ＶＳＳと同一になるように駆動する第１の駆動部４３２と、制御信号ＣＴＲに応答して出力ノードＡを外部電源電圧ＶＤＤによってプリチャージする第２の駆動部４３４とを備えることができる。そして、制御信号ＣＴＲに応答して第１の駆動部４３２を活性化させる活性化部４３６を備えることができる。

より詳細に説明すると、第２のステージ４３０は、外部電源電圧ＶＤＤ端と出力ノードＡとの間にソース・ドレイン経路が形成され、制御信号ＣＴＲがゲートに入力される第３のＰＭＯＳトランジスタＰＭ３と、出力ノードＡと第３のＮＭＯＳトランジスタＮＭ３との間にソース・ドレイン経路が形成され、正の基準クロック信号ＣＬＫがゲートに入力される第２のＮＭＯＳトランジスタＮＭ２と、第２のＮＭＯＳトランジスタＮＭ２と接地電源電圧ＶＳＳ端との間にソース・ドレイン経路が形成され、制御信号ＣＴＲがゲートに入力される第３のＮＭＯＳトランジスタＮＭ３とを備えることができる。

ラッチ部４５０は、出力ノードＡをラッチして正の基準クロック信号ＣＬＫに同期化した正の内部クロック信号ＣＬＫ＿ＩＮＮを出力するためのものであって、出力ノードＡの出力を受信する第１のインバータＩＮＶ１と、第１のインバータＩＮＶ１の出力信号を受信して出力ノードＡに出力する第２のインバータＩＮＶ２と、出力ノードＡを介して出力される信号を正の内部クロック信号ＣＬＫ＿ＩＮＮとして出力する第３のインバータＩＮＶ３とを備えることができる。

参考に、一般的なフリップフロップの場合、データ信号が複数のゲートを経ることになり、所望しなかった遅延時間がデータに反映される可能性があるが、図４の構成は、電源電圧を用いるため、このような遅延時間を制御することができる。すなわち、高速のフリップフロップ動作を行うことができる。

図５は、図４の第１のデューティ比調整部３１２の動作タイミングを説明するタイミング図であって、正の基準クロック信号ＣＬＫと、第１のリセット信号ＲＳＴ１と、正の内部クロック信号ＣＬＫ＿ＩＮＮとが図示されている。

図４及び図５に示すように、第１のリセット信号ＲＳＴ１が論理「ロー」の状態で正の基準クロック信号ＣＬＫが論理「ロー」から論理「ハイ」に遷移すると、第２のＮＭＯＳトランジスタＮＭ２がターンオンされて、出力ノードＡは接地電源電圧ＶＳＳによって、すなわち出力ノードＡが論理「ロー」で駆動され、正の内部クロック信号ＣＬＫ＿ＩＮＮは論理「ハイ」となる。ここで、活性化部４３６である第３のＮＭＯＳトランジスタＮＭ３は、正の基準クロック信号ＣＬＫが論理「ハイ」に遷移する前にターンオンされているため、第１の駆動部４３２である第２のＮＭＯＳトランジスタＮＭ２が活性化され得る。

以後、第１のリセット信号ＲＳＴ１が論理「ロー」から論理「ハイ」に遷移すると、制御信号ＣＴＲが論理「ロー」になり、かつ、第２の駆動部４３４の第３のＰＭＯＳトランジスタＰＭ３をターンオンさせる。そのため、出力ノードＡは、外部電源電圧ＶＤＤによってプリチャージされ、正の内部クロック信号ＣＬＫ＿ＩＮＮは論理「ロー」になる。

つまり、出力ノードＡが論理「ロー」を維持する期間は、第１のリセット信号ＲＳＴ１の活性化エッジに応答して制限される。すなわち、出力ノードＡは、第１のリセット信号ＲＳＴ１に応答して論理「ロー」から論理「ハイ」に遷移され得る。そして、出力ノードＡが論理「ハイ」になる期間は正の基準クロック信号ＣＬＫの活性化エッジに応答して制限される。すなわち、出力ノードＡは、正の基準クロック信号ＣＬＫに応答して論理「ハイ」から論理「ロー」に遷移され得る。

さらに、図３を参照すると、第２の内部クロック生成部３３０は、外部電源電圧ＶＤＤが印加され、負の基準クロック信号／ＣＬＫの活性化エッジと正の基準クロック信号ＣＬＫの活性化エッジとに応答して負の基準クロック信号／ＣＬＫに対応する負の内部クロック信号／ＣＬＫ＿ＩＮＮを生成するためのものであって、第２のデューティ比調整部３３２と第２のリセット信号生成部３３４とを備えることができる。

第２のデューティ比調整部３３２は、負の基準クロック信号／ＣＬＫの活性化エッジと第２のリセット信号ＲＳＴ２の活性化エッジとによって定義されるデューティ比の負の内部クロック信号／ＣＬＫ＿ＩＮＮを生成することができる。第２のデューティ比調整部３３２の回路構成及び回路動作は、図４及び図５で説明した第１のデューティ比調整部３１２と類似しているため、詳しい説明を省略する。ただし、第２のデューティ比調整部３３２は、図４の正の基準クロック信号ＣＬＫの代りに負の基準クロック信号／ＣＬＫが入力され、第１のリセット信号ＲＳＴ１の代りに第２のリセット信号ＲＳＴ２が入力され得る。また、出力される信号において、第２のデューティ比調整部３３２は、正の内部クロック信号ＣＬＫ＿ＩＮＮと反対の位相を有する負の内部クロック信号／ＣＬＫ＿ＩＮＮを出力し得る。これに対するより詳細な波形は図６で説明する。

図６は、図３のデューティ比補正回路の動作タイミングを説明するタイミング図であって、正の基準クロック信号ＣＬＫと、負の基準クロック信号／ＣＬＫと、第１のリセット信号ＲＳＴ１と、正の内部クロック信号ＣＬＫ＿ＩＮＮと、第２のリセット信号ＲＳＴ２と、負の内部クロック信号／ＣＬＫ＿ＩＮＮとが図示されている。

図３及び図６に示すように、正の内部クロック信号ＣＬＫ＿ＩＮＮは、正の基準クロック信号ＣＬＫの立上がりエッジに応答して活性化され、第１のリセット信号ＲＳＴ１の立上がりエッジに応答して非活性化される。ここで、第１のリセット信号ＲＳＴ１は、負の基準クロック信号／ＣＬＫの立上がりエッジに応答して活性化され、正の内部クロック信号ＣＬＫ＿ＩＮＮの立下がりエッジに応答して非活性化される信号である。言い替えれば、正の内部クロック信号ＣＬＫ＿ＩＮＮは、正の基準クロック信号ＣＬＫに応答して論理「ハイ」に遷移し、負の基準クロック信号／ＣＬＫに応答して論理「ロー」に遷移され得る。

次いで、負の内部クロック信号／ＣＬＫ＿ＩＮＮは、負の内部クロック信号／ＣＬＫの立上がりエッジに応答して活性化され、第２のリセット信号ＲＳＴ２の立上がりエッジに応答して非活性化される。ここで、第２のリセット信号ＲＳＴ２は、正の基準クロック信号ＣＬＫの立上がりエッジに応答して活性化され、負の内部クロック信号／ＣＬＫ＿ＩＮＮの立下がりエッジに応答して非活性化される信号である。言い替えれば、負の内部クロック信号／ＣＬＫ＿ＩＮＮは、負の基準クロック信号／ＣＬＫに応答して論理「ハイ」に遷移し、正の基準クロック信号ＣＬＫに応答して論理「ハイ」に遷移し得る。

つまり、正の内部クロック信号ＣＬＫ＿ＩＮＮは、正の基準クロック信号ＣＬＫに対応してデューティ比を５０：５０に補正することができ、負の内部クロック信号／ＣＬＫ＿ＩＮＮは、負の基準クロック信号／ＣＬＫに対応してデューティ比を５０：５０に補正することができる。図６に示すように、正の内部クロック信号ＣＬＫ＿ＩＮＮ及び負の内部クロック信号／ＣＬＫ＿ＩＮＮは互いに反対の位相を有し得る。

従来のデューティ比補正回路は、複数のインバータに加重値を反映して内部クロック信号のデューティ比を補正したため、様々な問題点が発生した。しかし、本発明に係るデューティ比補正回路は、複数のインバータ構造ではない、新たな構造を採択することにより、加重値に対する制御なしに所望のデューティ比の内部クロック信号を生成することができる。そのため、本発明に係るデューティ比補正回路は、従来におけるインバータ及び加重値制御から起こり得る問題点を全て制御することができる。

前述したように、本発明に係るデューティ比補正回路は、速く動作できるフリップフロップを用いて所望のデューティ比の内部クロック信号を生成することができる。そのため、半導体装置から出力されるデータが外部クロック信号の立上がりエッジと立下がりエッジとにおいて正確に同期化することにより、データの信頼性を高めることができる。また、本発明は、従来のデューティ比補正回路に用いられていた複数のインバータの除去が可能であるため、半導体装置の面積及び消費される電力を減らすことができ、ＰＶＴによる変化に鈍感に動作することができる。なお、従来のデューティ補正のためのマスク修正動作を行わずに済むことから、それに掛かる費用を節約することができる。

本発明は、電源電圧のプリチャージ動作を介してより速いフリップフロップ動作を行うことにより、半導体装置の動作速度を高めることができるという効果を得ることができる。

また、本発明は、所望のデューティ比の内部クロック信号を生成して、半導体装置から出力されるデータが外部クロック信号の立上がりエッジと立下がりエッジとに正確に同期化することによって、データの信頼性を高めることができるという効果を得ることができる。

なお、本発明は、従来のデューティ比補正回路に用いられていた複数のインバータの除去が可能であるため、半導体装置の面積及び消費される電力を減らすことができ、ＰＶＴによる変化に鈍感に動作することができるという効果を得ることができる。

さらに、本発明に係るデューティ比補正回路は、ウエハ工程後、加重値を制御するためのマスク修正動作を行わずに済むことから、従来においてマスク修正のために発生していた費用を減らすことができるという効果を得ることができる。

本発明の技術思想は、前記好ましい実施形態によって具体的に記載されたが、上記の実施形態は、その説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で様々な置換、変形、及び変更により、様々な実施形態が可能であることが理解できるであろう。

また、前述した実施形態では、外部から入力される正の基準クロック信号ＣＬＫ及び負の基準クロック信号／ＣＬＫが、外部クロック信号または内部クロック信号であり得るし、前述した実施形態で例示した論理ゲート及びトランジスタは、入力される信号の極性によって、その位置及び種類が異なるように実現されるべきであろう。

従来のデューティ比補正回路を説明する回路図である。 図１のデューティ比補正回路に係る各信号の波形を説明する波形図である。 本発明に係るデューティ比補正回路を説明する図である。 図３の第１のデューティ比調整部３１２を説明する回路図である。 図４の第１のデューティ比調整部３１２の動作タイミングを説明するタイミング図である。 図３のデューティ比補正回路の動作タイミングを説明するタイミング図である。

符号の説明

３１０ 第１の内部クロック生成部
３１２ 第１のデューティ比調整部
３１４ 第１のリセット信号生成部
３３０ 第２の内部クロック生成部
３３２ 第２のデューティ比調整部
３３４ 第２のリセット信号生成部

Claims (20)

1. 基準クロック信号及びリセット信号を受信する第１のステージと、
   前記基準クロック信号に応答して自体の出力ノードを第１のレベルに遷移させ、前記リセット信号に対応する前記第１のステージの出力信号に応答して前記出力ノードをプリチャージさせて第２のレベルに遷移させる第２のステージと
   を備えることを特徴とするフリップフロップ。
2. 前記出力ノードをラッチして前記基準クロック信号に同期化した出力信号を出力するラッチ手段をさらに備えることを特徴とする請求項１に記載のフリップフロップ。
3. 前記出力ノードが、前記第１のレベルに維持する期間が前記リセット信号の活性化エッジに応答して制限され、前記出力ノードが、前記第２のレベルにプリチャージされる期間が前記基準クロック信号の活性化エッジに応答して制限されることを特徴とする請求項１に記載のフリップフロップ。
4. 前記第２のレベルが電源電圧に対応し、前記第１のレベルが接地電圧に対応することを特徴とする請求項１に記載のフリップフロップ。
5. 前記第２のステージが、
   前記基準クロック信号に応答して前記出力ノードを前記第１のレベルに駆動させる第１の駆動部と、
   前記リセット信号に応答して、前記出力ノードを前記第２のレベルにプリチャージさせる第２の駆動部と
   を備えることを特徴とする請求項１に記載のフリップフロップ。
6. 前記第１のステージが、
   前記基準クロック信号を受信する第１の入力部と、
   前記リセット信号を受信して前記第２の駆動部を制御する制御信号を出力する第２の入力部と
   を備えることを特徴とする請求項５に記載のフリップフロップ。
7. 前記第２のステージが、
   前記制御信号に応答して前記第１の駆動部を活性化させる活性化部をさらに備えることを特徴とする請求項６に記載のフリップフロップ。
8. 前記第１のステージが、
   第１の電源電圧端に一端が接続され、前記基準クロック信号がゲートに入力される第１のＭＯＳトランジスタと、
   該第１のＭＯＳトランジスタに一端が接続され、前記リセット信号がゲートに入力される第２のＭＯＳトランジスタと、
   該第２のＭＯＳトランジスタと第２の電源電圧端との間にソース・ドレイン経路が形成され、前記リセット信号がゲートに入力される第３のＭＯＳトランジスタと
   を備え、
   前記第２のステージが、
   前記第１の電源電圧端と出力ノードとの間にソース・ドレイン経路が形成され、前記第２のＭＯＳトランジスタと前記第３のＭＯＳトランジスタとの共通ノードにゲートが接続された第４のＭＯＳトランジスタと、
   前記出力ノードに一端が接続され、前記基準クロック信号がゲートに入力される第５のＭＯＳトランジスタと、
   該第５のＭＯＳトランジスタと前記第２の電源電圧端との間にソース・ドレイン経路が形成され、前記共通ノードにゲートが接続された第６のＭＯＳトランジスタと
   を備えることを特徴とする請求項１に記載のフリップフロップ。
9. 第１の基準クロック信号及びリセット信号に応じて定義されるデューティ比の内部クロック信号を生成するデューティ調整手段と、
   第２の基準クロック信号及びフィードバックされる前記内部クロック信号に応答して前記リセット信号を生成するリセット信号生成手段と
   を備えることを特徴とするデューティ比補正回路。
10. 前記第２の基準クロック信号が、前記第１の基準クロック信号に対応して半周期の位相差を有することを特徴とする請求項９に記載のデューティ比補正回路。
11. 前記内部クロック信号が、前記第１の基準クロック信号に応答して活性化され、前記リセット信号に応答して非活性化されることを特徴とする請求項９に記載のデューティ比補正回路。
12. 前記リセット信号が、前記第２の基準クロック信号及び前記内部クロック信号の両方が活性化されると、活性化されることを特徴とする請求項９に記載のデューティ比補正回路。
13. 前記デューティ調整手段が、
    前記第１の基準クロック信号及び前記リセット信号を受信する第１のステージと、
    前記第１の基準クロック信号に応答して自体の出力ノードを第１のレベルに遷移させ、前記リセット信号に対応する前記第１のステージの出力信号に応答して前記出力ノードをプリチャージさせて第２のレベルに遷移させる第２のステージと
    を備えることを特徴とする請求項９に記載のデューティ比補正回路。
14. 前記デューティ調整手段が、
    前記出力ノードをラッチして前記第１の基準クロック信号に同期化した前記内部クロック信号として出力するラッチ手段をさらに備えることを特徴とする請求項１３に記載のデューティ比補正回路。
15. 前記出力ノードが、前記第１のレベルに維持する期間が前記リセット信号の活性化エッジに応答して制限され、前記出力ノードが、前記第２のレベルにプリチャージされる期間が前記第１の基準クロック信号の活性化エッジに応答して制限されることを特徴とする請求項１３に記載のデューティ比補正回路。
16. 前記第２のレベルが電源電圧に対応し、前記第１のレベルが接地電圧に対応することを特徴とする請求項１３に記載のデューティ比補正回路。
17. 前記第２のステージが、
    前記第１の基準クロック信号に応答して前記出力ノードを前記第１のレベルに駆動させる第１の駆動部と、
    前記リセット信号に応答して前記出力ノードを前記第２のレベルにプリチャージさせる第２の駆動部と
    を備えることを特徴とする請求項１３に記載のデューティ比補正回路。
18. 前記第１のステージが、
    前記第１の基準クロック信号を受信する第１の入力部と、
    前記リセット信号を受信して前記第２の駆動部を制御する制御信号を出力する第２の入力部と
    を備えることを特徴とする請求項１７に記載のデューティ比補正回路。
19. 前記第２のステージが、
    前記制御信号に応答して前記第１の駆動部を活性化させる活性化部をさらに備えることを特徴とする請求項１８に記載のデューティ比補正回路。
20. 前記第１のステージが、
    第１の電源電圧端に一端が接続され、前記第１の基準クロック信号がゲートに入力される第１のＭＯＳトランジスタと、
    該第１のＭＯＳトランジスタに一端が接続され、前記リセット信号がゲートに入力される第２のＭＯＳトランジスタと、
    該第２のＭＯＳトランジスタと第２の電源電圧端との間にソース・ドレイン経路が形成され、前記リセット信号がゲートに入力される第３のＭＯＳトランジスタと
    を備え、
    前記第２のステージが、
    前記第１の電源電圧端と出力ノードとの間にソース・ドレイン経路が形成され、前記第２のＭＯＳトランジスタと前記第３のＭＯＳトランジスタとの共通ノードにゲートが接続された第４のＭＯＳトランジスタと、
    前記出力ノードに一端が接続され、前記第１の基準クロック信号がゲートに入力される第５のＭＯＳトランジスタと、
    該第５のＭＯＳトランジスタと前記第２の電源電圧端との間にソース・ドレイン経路が形成され、前記共通ノードにゲートが接続された第６のＭＯＳトランジスタと
    を備えることを特徴とする請求項１４に記載のデューティ比補正回路。

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