JPH0314316A - デューティ補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 操り返し周波数がＮの、デューティが不安定な不安定な
入力パルスを、デューティ５０％に補正する回路に関し
、 入力パルスとの位相差が半ビット以下で、小型で安定な
動作をするディジタル回路で構威した、デューティ補正
回路を提供することを目的とし、第１のクロック信号の
極性を反転する反転手段と、第１のクロック信号と、反
転手段で反転された第２のクロック信号により、繰り返
し周波数がＮの入力パルスを読み込み、出力するパルス
入出力手段と、パルス入出力手段の出力から、第１のク
ロック信号と、第２のクロック信号のうち、パルスの立
ち上がりに近い方のクロツク信号を選択する信号を発生
する選択信号発生手段と、選択信号発生手段の信号によ
り、選択されたクロック信号をカウントし、繰り返し周
波数がＮで、デューティ５０％のパルスを発生するパル
ス発生手段とを備え構戒する。

〔産業上の利用分野〕

本発明は、繰り返し周波数がＮの、デューティが不安定
な半安名墨入力パルスを、デューティ５０％に補正する
回路に関する。

各種ディジタル機器は、５０％のデューティをもつパル
スで動作させることが多い。

しかし、パルスの伝送路上のノイズあるいは電源電圧の
変動等の原因により、デューティが変動し、５０％から
変化する場合がある。

このような、デューティが不安定なパルスを、デューテ
ィ５０％のパルスに補正する小型で、安定な動作をする
回路が要求されている。

〔従来の技術〕

第４図は、従来例を説明する図を示す。

第４図の構成は、入力信号を増幅するトランジスタＴｒ
ｉと、 トランジスタＴｒｉのベースに接続される信号入力用の
入力コンデンサＣｌと、 トランジスタＴｒｉのエミッタに接続され、動作点を定
める抵抗器Ｒ１と、 トランジスタＴｒｉのコレクタに接続されるインダクタ
ンスＬ１およびコンデンサＣ２よりなるタンク回路と、 出力用のバッファとしてのインバータＩ１と、トランジ
スタＴｒｉの出力を、出力用のインバータＩｆへ入力す
るためのコンデンサＣ３と、インバータＩ１の動作点を
定める抵抗器Ｒ２と抵抗器Ｒ３より構威した例である。

上述の回路では、入力信号をコンデンサＣ１をとおして
、トランジスタＴｒｉに入力し、コレク夕より増幅され
た信号を取り出す。

トランジスタＴｒｉのコレクタには、入力信号の周波数
に同調するインダクタンスＬｌおよびコンデンサＣ２よ
りなるタンク回路が接続されており、十分な増幅度を持
つようにしている。

増幅された信号をコンデンサＣ３をとおして、インバー
タＩｔに入力する。インバータＩ１の入力端子は抵抗器
Ｒ２と抵抗器Ｒ３が直列に接続された接続点に接続され
ており、抵抗器Ｒ２の一端は電源＋５Ｖへ、抵抗器Ｒ３
の一端は大地に接続されており、抵抗器Ｒ２と抵抗器Ｒ
３を調整することにより、インバータＩｔの動作点を変
化させることにより、出力信号のデューティを５０％に
調整し出力する。

〔発明が解決しようとする課題〕

上述の第４図の従来例では、デューティの調整をアナロ
グ回路で行っている。

最近の通信機器はディジタル化が進んでおり、各種の回
路をＬＳＩの中に構成することが多い。

ＬＳＩの中に回路を構或するためには、アナログ回路よ
りも、ディジタル回路の方が容易である。

本発明は、入力パルスとの位相差が半ビット以下で、小
型で安定な動作をするディジタル回路で構成した、デュ
ーティ補正回路を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理を説明するブロック図を示す。第
１図に示す原理ブロック図中のｌＯは、第１のクロツク
信号ＣＬＫＩの極性を反転する反転手段であり、 ２０は、第１のクロツク信号ＣＬＫＩと、反転手段ＩＯ
で反転された第２のクロック信号ＣＬＫ２により、繰り
返し周波数Ｎの入力バルスＰを読み込み、出力するパル
ス入出力手段であり、３０は、パルス入出力手段２０の
出力から、第１のクロック信号ＣＬＫＩと、第２のクロ
ック信号ＣＬＫ２のうち、バルスＰの立ち上がりに近い
方のクロック信号を選択する信号を発生する選択信号発
生手段であり、 ４０は、選択信号発生手段３０の信号により、選択され
たクロンク信号をカウントし、デューティ５０％のパル
スを発生するパルス発生手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。

〔作　用〕

反転手段１０により、第１のクロック信号ＣＬＫ１を反
転させた第２のクロック信号ＣＬＫ２を発生する。

パルス入出力手段２０により、入力されたバルスＰを、
第１のクロックＣＬＫＩと、第２のクロックＣＬＫ２で
読み込み、読み込んだ結果の２種の出力を出力する。

選択信号発生手段３０では、入力されたパルスＰと、第
１のクロックＣＬＫ１で読み込んだパルスと、第２のク
ロックＣＬＫ２で読み込んだパルスの位相を比較し、第
１のクロック信号ＣＬＫＩと、第２のクロツク信号ＣＬ
Ｋ２のうち、入力バルスＰの立ち上がりに近い方のクロ
ック信号を選択する信号を発生する。

パルス発生手段４０は、選択信号発生手段３０の信号に
より、選択されたクロック信号をカウントし、入力バル
スＰとの位相差を半ビット以下に抑えた、デューティ５
０％のパルスを発生することが可能となる。

〔実施例〕

以下本発明の要旨を第２図〜第３図に示す実施例により
具体的に説明する。

第２図は本発明の実施例を説明する図、第３図本発明の
実施例のタイムチャートを説明する図をそれぞれ示す。

なお、全図を通じて同一符号は同一対象物を示す。

第２図に示す本発明の実施例は第１図で説明した反転手
段１０としてインバータ１１、パルス入出力手段２０と
して、Ｄフリップフロップ回路（以下ＦＦ回路と称する
）２１および２２、 選択信号発生手段３０として、否定論理積回路（以下Ｎ
ＡＮＤ回路と称する）３１、３２、３３、３４、３５お
よびインバータ３６、 パルス発生手段４０として、ＮＯＲ回路４ｌ、４２、カ
ウンタ４３、４４、ＮＡＮＤ回路４５、４６、４９およ
びインバータ４７、４８とから構或した例である。

上述の回路の動作は第３図に示す通りである。

本例においては、入力バルスＰの繰り返し周波数Ｎは２
ＭＨｚ，クロック信号は（２Ｘ２’　）の１６ＭＨｚと
している。

■はデューティが不安定な入力バルスＰの波形を示す。

■は１６ＭＨｚのクロック信号を示す。

（ａ）はインバータ１１により、反転した１６ＭＨｚの
クロック信号（以下Ｘ１６ＭＨＺと称する）である。

（ｂ）は１６ＭＨＺのクロック信号で読み込まれたＦＦ
回路２１の出力、 （Ｃ）はＸ１６ＭＨｚのクロック信号で読み込まれたＦ
Ｆ回路２２の出力、 （ｄ）はＦＦ回路２１の出力とＦＦ回路２２の否定出力
と２ＭＨｚのパルス入力を入力とする３入力のＮ　Ａ　
Ｎ　Ｄ回路３ｔの出力であり、３入力が同時にｒｌ，に
なることはないので、常に「Ｌ」を維持している。

（ｅ）はＦＦ回路２２の出力とＦＦ回路２１の否定出力
と２ＭＨｚのパルス入力を入力とする３入力のＮＡＮＤ
回路３２の出力であり、３つ入力は２ＭＨＺの入力パル
スの立ち上がりで同時に「１」となり、「Ｏ」を出力す
る。

（ｆ）、（濁はＮＡＮＤ回路３３、３４により、構成さ
れるＳＲＦＦ回路の出力であり、（ｄ）、（ｅ）の入力
により、（ｆ）は常時ｒｏ」、（ｇ）は常時ｒ１，レベ
ルを維持する。

ＮＯＲ回路４２には、ＮＡＮＤ回路３４の出力ｒｌＪが
常時入力されているので、出力（＋）は常時「Ｏ」であ
り、カウンタ４４の出力（ｍ）、（ｎ）、（０）も常に
「Ｏ」になっている。

（ロ）は１６ＭＨｚのクロツク信号、ＮＡＮＤ回路３３
の出力「Ｏ」、およびインバータ４７の出力を入力とす
る３入力のＮＯＲ回路４ｌの出力であり、３入力が「０
」になったところで出力が「１」、いずれかの入力が「
ｌ」となったところで出力は「０」となるので、インバ
ータ４７の出力が「０」の間は１６ＭＨｚのクロック信
号に応じて、反転動作している。

カウンタ４３の出力（ｊ）は出力中）の立ち上がりで反
転動作する出力であり、出力（ト）は出力（ｊ）の立ち
下がりで反転動作する出力であり、出力（１）は出力（
２）の立ち下がりで反転動作する出力である。

ω）はＮＡＮＤ回路４５で、出力（ｊ）、（２）、（１
）　　のＮＡＮＤを取った出力をインバータ４７で反転
させたものであり、３つの出力が同時に「１」となった
ときに出力「１」となる。

■がデューティ５０％に補正された出力であり、２入力
のＮＡＮＤ回路４９に、常時「Ｏ」の出力（０）と、Ｆ
Ｆ回路４３の出力（１）を入力することにより、出力（
１）を反転した信号が得られる。

ＮＡＮＤ回路３５およびインバータ３６は出力（ｄ）、
（ｅ）のいずれかが「０」になったときにＦＦ回路４３
、４４をリセットするものである。

本実施例におけるデエーティ５０％に補正された信号の
立ち上がりは、Ｘ１６ＭＨＺのクロック信号の立ち上が
りで立ち上がっており、入力パルスＰとの位相差は、半
ビット以下に抑えられている。

入力バルスＰの立ち上がりに１６ＭＨｚのクロックが近
いときには、ＮＯＲ回路４２以下の回路が同様に動作を
行い、デューティ５０％で、入力バルスＰとの位相差が
、半ビット以下に抑えらた補正パルスを発生する。

また本実施例では、入力パルスを２ＭＨｚ、クロック信
号を１６ＭＨｚで８倍のクロック信号としているが、カ
ウンタ４３、４４の出力（２）、（ｎ）を使用すると、
入力パルスとクロック信号の関係を４倍に、さらに図示
省略されている出力端子ＱＤ、ＱＥの出力を使用するこ
とにより、２″倍のクロック信号で同様にデューティ５
０％のパルスに補正することが可能となる。

上述のように構成することにより、ディジタル回路によ
る、回路規模の小さく、信頼性の高いデューティ補正回
路を構成することが可能となる。

〔発明の効果〕

以上のような、本発明によれば、デューティが不安定な
入力パルスを、デューティ５０％に補正する、ディジタ
ル回路による小型、小規模で信頼性の高いデューティ補
正回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の原理を説明するブロック図、第２図は
本発明の実施例を説明する図、第３図は本発明の実施例
のタイムチャートを説明する図、 第４図は従来例を説明する図、 をそれぞれ示す。 図において、 ２０はパルス入出力手段、 ２１、２２、はＤＦＦ回路、 ３０は選択信号発生手段、 ３１、３２、３３、３４、３５、４５、４６、４９はＮ
ＡＮＤ回路、 ４０はパルス発生手段、 ４１、４２はＮＯＲ回路、 ４３、４４はカウンタ、 Ｔｒｉはトランジスタ、 Ｒｌ，Ｒ２、Ｒ３は抵抗器、 Ｃ１、Ｃ２、Ｃ３はコンデンサ、 Ｌｌはインダクタンス、 をそれぞれ示す。 本発明の原理を説明するブロック図 第１図 ＋５Ｖ ＋５Ｖ 従来例を説明する図 一９８−

Claims (1)

1. 【特許請求の範囲】 繰り返し周波数がＮで、デューティが不安定なパルス（
   Ｐ）が入力されており、同時に、このパルス（Ｐ）の２
   ＾ｎ倍の周波数の、正常な第１のクロック信号（ＣＬＫ
   １）が入力されているときのデューティ補正回路であっ
   て、 前記第１のクロック信号（ＣＬＫ１）の極性を反転する
   反転手段（１０）と、 前記第１のクロック信号（ＣＬＫ１）と、前記反転手段
   （１０）で反転された第２のクロック信号（ＣＬＫ２）
   により、前記繰り返し周波数がＮの入力パルス（Ｐ）を
   読み込み、出力するパルス入出力手段（２０）と、 前記パルス入出力手段（２０）の出力から、第１のクロ
   ック信号（ＣＬＫ１）と、第２のクロック信号（ＣＬＫ
   ２）のうち、パルス（Ｐ）の立ち上がりに近い方のクロ
   ック信号を選択する信号を発生する選択信号発生手段（
   ３０）と、 前記選択信号発生手段（３０）の信号により、選択され
   たクロック信号をカウントし、繰り返し周波数がＮで、
   デューティ５０％のパルスを発生するパルス発生手段（
   ４０）とを備えたことを特徴とするデューティ補正回路