JPH0117528B2 - - Google Patents
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- JPH0117528B2 JPH0117528B2 JP21076282A JP21076282A JPH0117528B2 JP H0117528 B2 JPH0117528 B2 JP H0117528B2 JP 21076282 A JP21076282 A JP 21076282A JP 21076282 A JP21076282 A JP 21076282A JP H0117528 B2 JPH0117528 B2 JP H0117528B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- flop
- circuit
- phase
- Prior art date
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Links
- 238000006073 displacement reaction Methods 0.000 claims description 3
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 12
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 12
- 230000007423 decrease Effects 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
- G01D5/00—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable
- G01D5/12—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means
- G01D5/244—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing characteristics of pulses or pulse trains; generating pulses or pulse trains
- G01D5/24404—Interpolation using high frequency signals
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Linear Or Angular Velocity Measurement And Their Indicating Devices (AREA)
- Indicating Or Recording The Presence, Absence, Or Direction Of Movement (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は位置決め制御用機器の位置検出及び速
度検出に使用するエンコーダパルス処理回路に関
するものである。
度検出に使用するエンコーダパルス処理回路に関
するものである。
従来例の構成とその問題点
従来のエンコーダパルス処理回路は第１図にそ
の具体構成を示すようにDFF（デイレイ型フリツ
プフロツプ、以下DFFと略す）１，２、EXOR
（排他的論理回路、以下EXORと略す）３，４，
５，６、NAND（否定論理積回路、以下NAND
と略す）７，８，９、抵抗Ｒ１とコンデンサＣ１
で構成されている。第２図にその動作波形例を示
す。エンコーダからの90度の位相差を有する２相
矩形波信号（一方の信号をAF相、他方の信号を
BF相とする。）の位相関係によりAF相がBF相よ
り進相の場合を＋方向とし、AF相がBF相より遅
相の場合を一方向とする。以下その動作を説明す
る。
の具体構成を示すようにDFF（デイレイ型フリツ
プフロツプ、以下DFFと略す）１，２、EXOR
（排他的論理回路、以下EXORと略す）３，４，
５，６、NAND（否定論理積回路、以下NAND
と略す）７，８，９、抵抗Ｒ１とコンデンサＣ１
で構成されている。第２図にその動作波形例を示
す。エンコーダからの90度の位相差を有する２相
矩形波信号（一方の信号をAF相、他方の信号を
BF相とする。）の位相関係によりAF相がBF相よ
り進相の場合を＋方向とし、AF相がBF相より遅
相の場合を一方向とする。以下その動作を説明す
る。
エンコーダが＋方向移動時にAF相（BF相）が
変化した時にEXOR５，６（EXOR３，４）の
出力ｅ，ｆ，ｃ，ｄが反転し、その時点で
NAND７の出力ｇが負となる。それにより
NAND９の出力が正となり信号ｉの立ち上がり
でDFF１，２はセツトされAF相（BF相）の変
化が信号ａ，ｂに伝送される。その時点で
EXOR３，４（EXOR５，６）が反転して前記
NAND７の出力ｇが正となつてパルスが出力さ
れる。
変化した時にEXOR５，６（EXOR３，４）の
出力ｅ，ｆ，ｃ，ｄが反転し、その時点で
NAND７の出力ｇが負となる。それにより
NAND９の出力が正となり信号ｉの立ち上がり
でDFF１，２はセツトされAF相（BF相）の変
化が信号ａ，ｂに伝送される。その時点で
EXOR３，４（EXOR５，６）が反転して前記
NAND７の出力ｇが正となつてパルスが出力さ
れる。
一方向移動時には＋方向移動時と同様の動作を
繰り返すのであるが、出力されるパルスは＋方向
移動時のNAND７の出力ｇからNAND８の出力
ｈに変わる。
繰り返すのであるが、出力されるパルスは＋方向
移動時のNAND７の出力ｇからNAND８の出力
ｈに変わる。
以上のように第１図の回路ではAF相、BF相の
変化した時点で直ちにNAND７の出力ｇから
NAND８の出力ｈに変わる。
変化した時点で直ちにNAND７の出力ｇから
NAND８の出力ｈに変わる。
以上のように第１図の回路ではAF相、BF相の
変化した時点で直ちにNAND７の出力ｇあるい
はNAND８の出力ｈに変化する事になるが、第
２図の反転時の場合のように急激な反転移動を起
こす場合には前述したように第１図の回路はAF
相、BF相の変化時点で出力が変化するという欠
点を有するために出力パルス発生ミスや出力パル
ス時間幅の減少を起こし、位置決めミスや速度制
御に悪い影響を与えるという問題点を有してい
た。
変化した時点で直ちにNAND７の出力ｇあるい
はNAND８の出力ｈに変化する事になるが、第
２図の反転時の場合のように急激な反転移動を起
こす場合には前述したように第１図の回路はAF
相、BF相の変化時点で出力が変化するという欠
点を有するために出力パルス発生ミスや出力パル
ス時間幅の減少を起こし、位置決めミスや速度制
御に悪い影響を与えるという問題点を有してい
た。
発明の目的
本発明は上記欠点を鑑みエンコーダに急激な変
動が起こつた状態でパルス発生ミスやパルス時間
幅の減少を起こす従来の欠点をなくし、位置検出
あるいは速度検出に必要なパルス列を発生させる
ものであることを明記する。
動が起こつた状態でパルス発生ミスやパルス時間
幅の減少を起こす従来の欠点をなくし、位置検出
あるいは速度検出に必要なパルス列を発生させる
ものであることを明記する。
発明の構成
本発明は従来の回路がエンコーダからの入力信
号を取り込む時に内部で取り込みタイミングを作
つているのに対して外部に入力信号を取り込むタ
イミング発生回路を有している事を特徴とする回
路で、これによりエンコーダからの入力信号を確
実に取り込み出力パルス発生ミスや出力パルス時
間幅の減少をなくすという特有の効果を有する。
号を取り込む時に内部で取り込みタイミングを作
つているのに対して外部に入力信号を取り込むタ
イミング発生回路を有している事を特徴とする回
路で、これによりエンコーダからの入力信号を確
実に取り込み出力パルス発生ミスや出力パルス時
間幅の減少をなくすという特有の効果を有する。
実施例の説明
以下本発明の一実施例ついて図面を参照しなが
ら説明する。
ら説明する。
第３図は本発明の一実施例の回路図である。同
図中１０はDFFであり、ｊはDFF１０のＱ出力
である。１はDFFであり、５と６はEXORであ
る。DFF１０のＱ出力ｊはDFF１のＤ入力と
EXOR５と６の一方の入力となる。１１はDFF
であり、ｋはDFF１１のＱ出力である。２は
DFFであり、３と４はEXORである。DFF１１
のＱ出力ｋはDFF２のＤ入力とEXOR３と４の
一方の入力となる。ａはDFF１のＱ出力であり、
EXOR３の他方の入力となる。ｏはDFF１の
出力であり、EXOR４の他方の入力となる。ｂ
はDFF２のＱ出力であり、EXOR５の他方の入
力となる。ｐはDFF２の出力であり、EXOR
６の他方の入力となる。７と８はNANDである。
ＣはEXOR３の出力であり、NAND７の一方の
入力となる。ｄはEXOR４の出力であり、
NAND８の一方の入力となる。ｅはEXOR５の
出力であり、NAND８の他方の入力となる。ｆ
はEXOR６の出力であり、NAND７の他方の入
力となる。１２はFF（フリツプフロツプ、以下
FFと略す）であり、ｎはFF１２のＱ出力であ
る。ｇはNAND７の出力であり、FF１２のＳ入
力となる。ｈはNAND８の出力であり、FF１２
のＲ入力となる。１３はインバータである。ｌは
クロツクパルス発生回路の出力であり、DFF１
０と１１のＴ入力とインバータ１３の入力とな
る。ｍはインバータ１３の出力であり、DFF１
と２のＴ入力となる。ｇとｈは本回路の出力パル
スであり、ｎは方向を表わす。
図中１０はDFFであり、ｊはDFF１０のＱ出力
である。１はDFFであり、５と６はEXORであ
る。DFF１０のＱ出力ｊはDFF１のＤ入力と
EXOR５と６の一方の入力となる。１１はDFF
であり、ｋはDFF１１のＱ出力である。２は
DFFであり、３と４はEXORである。DFF１１
のＱ出力ｋはDFF２のＤ入力とEXOR３と４の
一方の入力となる。ａはDFF１のＱ出力であり、
EXOR３の他方の入力となる。ｏはDFF１の
出力であり、EXOR４の他方の入力となる。ｂ
はDFF２のＱ出力であり、EXOR５の他方の入
力となる。ｐはDFF２の出力であり、EXOR
６の他方の入力となる。７と８はNANDである。
ＣはEXOR３の出力であり、NAND７の一方の
入力となる。ｄはEXOR４の出力であり、
NAND８の一方の入力となる。ｅはEXOR５の
出力であり、NAND８の他方の入力となる。ｆ
はEXOR６の出力であり、NAND７の他方の入
力となる。１２はFF（フリツプフロツプ、以下
FFと略す）であり、ｎはFF１２のＱ出力であ
る。ｇはNAND７の出力であり、FF１２のＳ入
力となる。ｈはNAND８の出力であり、FF１２
のＲ入力となる。１３はインバータである。ｌは
クロツクパルス発生回路の出力であり、DFF１
０と１１のＴ入力とインバータ１３の入力とな
る。ｍはインバータ１３の出力であり、DFF１
と２のＴ入力となる。ｇとｈは本回路の出力パル
スであり、ｎは方向を表わす。
以上のように構成されたエンコーダパルス処理
回路について以下その動作を説明する。
回路について以下その動作を説明する。
第４図は第３図のエンコーダパルス処理回路の
動作波形例である。同図からわかるようにエンコ
ーダから入力されるAF相、BF相はクロツクパル
ス発生回路から出力されるクロツクパルスｌで
DFF１０，１１に取り込まれるそのDFF１０，
１１の出力ｊ，ｋは前記クロツクパルスｌと180
度位相の異なつたクロツクパルスｍによりDFF
１，２に取り込まれる。
動作波形例である。同図からわかるようにエンコ
ーダから入力されるAF相、BF相はクロツクパル
ス発生回路から出力されるクロツクパルスｌで
DFF１０，１１に取り込まれるそのDFF１０，
１１の出力ｊ，ｋは前記クロツクパルスｌと180
度位相の異なつたクロツクパルスｍによりDFF
１，２に取り込まれる。
エンコーダが＋方向移動時にAF相（BF相）が
パルス変化を起こした時前記クロツクパルスｌに
よりDFF１０（DFF１１）に取り込まれその時
点でEXOR５，６（EXOR３，４）の出力ｅ，
ｆ，ｃ，ｄが反転し、NAND７の出力ｇが負と
なり方向を示す出力ｎは正となる。次に前記クロ
ツクパルスｍによりDFF１（DFF２）にAF相
（BF相）の変化が伝えられ同時にEXOR３，４
（EXOR５，６）の出力ｃ，ｄ，ｅ，ｆが反転し
NAND７の出力ｇは正となる。NAND７の出力
ｇで発生する出力パルス時間幅は前記クロツクパ
ルスｌとｍによりAF相（BF相）の変化がDFF
１０（DFF１１）からDFF１（DFF２）に伝送
されるまでの遅れ時間幅となる。一方向移動時に
おいても動作は同様であるが＋方向移動時と異な
る点はパルス出力がNAND８の出力ｈから発生
し方向の出力ｎは負となる事である。第４図の反
転時では従来回路において出力パルス発生ミスや
出力パルス時間幅の減少を起こす恐れのある部分
であるが、第３図の回路では前記クロツクパルス
ｌでもつて一端DFF１０，１１にAF相、BF相
の変化を取り込むために出力パルス発生ミスや出
力パルス時間幅の減少を防ぐ事が出来る。
パルス変化を起こした時前記クロツクパルスｌに
よりDFF１０（DFF１１）に取り込まれその時
点でEXOR５，６（EXOR３，４）の出力ｅ，
ｆ，ｃ，ｄが反転し、NAND７の出力ｇが負と
なり方向を示す出力ｎは正となる。次に前記クロ
ツクパルスｍによりDFF１（DFF２）にAF相
（BF相）の変化が伝えられ同時にEXOR３，４
（EXOR５，６）の出力ｃ，ｄ，ｅ，ｆが反転し
NAND７の出力ｇは正となる。NAND７の出力
ｇで発生する出力パルス時間幅は前記クロツクパ
ルスｌとｍによりAF相（BF相）の変化がDFF
１０（DFF１１）からDFF１（DFF２）に伝送
されるまでの遅れ時間幅となる。一方向移動時に
おいても動作は同様であるが＋方向移動時と異な
る点はパルス出力がNAND８の出力ｈから発生
し方向の出力ｎは負となる事である。第４図の反
転時では従来回路において出力パルス発生ミスや
出力パルス時間幅の減少を起こす恐れのある部分
であるが、第３図の回路では前記クロツクパルス
ｌでもつて一端DFF１０，１１にAF相、BF相
の変化を取り込むために出力パルス発生ミスや出
力パルス時間幅の減少を防ぐ事が出来る。
以上のように本実施例によればエンコーダから
の２相矩形波信号AF相、BF相をラツチする第１
と第２のDFFと、第１と第２のDFFの出力をラ
ツチする第３と第４のDFFと、第１と第２と第
３と第４のDFFのラツチタイミングを作るパル
ス発生回路及びインバータ回路と、第１と第２と
第３と第４のDFFの出力をそれぞれ入力とする
第１と第２と第３と第４のEXORと、第１と第
２と第３と第４のEXORの出力をそれぞれ入力
とする第１と第２のNANDと、第１と第２の
NANDの出力をセツト、リセツト入力とするFF
回路を設ける事により、エンコーダの変位量を表
わす出力パルスの発生ミスや出力パルス時間幅の
減少を防ぐ事が出来、しかも簡単にエンコーダの
変位方向を判定することが出来る。
の２相矩形波信号AF相、BF相をラツチする第１
と第２のDFFと、第１と第２のDFFの出力をラ
ツチする第３と第４のDFFと、第１と第２と第
３と第４のDFFのラツチタイミングを作るパル
ス発生回路及びインバータ回路と、第１と第２と
第３と第４のDFFの出力をそれぞれ入力とする
第１と第２と第３と第４のEXORと、第１と第
２と第３と第４のEXORの出力をそれぞれ入力
とする第１と第２のNANDと、第１と第２の
NANDの出力をセツト、リセツト入力とするFF
回路を設ける事により、エンコーダの変位量を表
わす出力パルスの発生ミスや出力パルス時間幅の
減少を防ぐ事が出来、しかも簡単にエンコーダの
変位方向を判定することが出来る。
なおパルス発生回路は一般的に使用されている
ように、水晶発振器とコンデンサと抵抗とインバ
ータ回路又はコイルとコンデンサと抵抗とインバ
ータ回路で簡単に構成できるものとする。
ように、水晶発振器とコンデンサと抵抗とインバ
ータ回路又はコイルとコンデンサと抵抗とインバ
ータ回路で簡単に構成できるものとする。
さらに前記クロツクパルスｌとｍの位相関係に
ついては実施例においては180度であるが実際に
は任意の位相差を持つたクロツクパルスを使用出
来る。
ついては実施例においては180度であるが実際に
は任意の位相差を持つたクロツクパルスを使用出
来る。
さらに前記クロツクパルスｌとｍの周波数の関
係についてはクロツクパルスｌの周波数がであ
ればクロツクパルスｍの周波数はn（ｎ≧１）の
ものを使用出来る。
係についてはクロツクパルスｌの周波数がであ
ればクロツクパルスｍの周波数はn（ｎ≧１）の
ものを使用出来る。
発明の効果
以上のように本発明は従来のエンコーダパルス
処理回路に、エンコーダからの入力信号を取り込
むDFFとその取り込みタイミングを発生するク
ロツクパルス発生回路を設けることによりエンコ
ーダパルス処理回路から発生する出力パルスの発
生ミスや出力パルス時間幅の減少をなくしたため
に、位置決め及び速度検出を正確に行なうことが
出来、位置制御回路の安定性に与えるその実用的
効果は大なるものがある。
処理回路に、エンコーダからの入力信号を取り込
むDFFとその取り込みタイミングを発生するク
ロツクパルス発生回路を設けることによりエンコ
ーダパルス処理回路から発生する出力パルスの発
生ミスや出力パルス時間幅の減少をなくしたため
に、位置決め及び速度検出を正確に行なうことが
出来、位置制御回路の安定性に与えるその実用的
効果は大なるものがある。
第１図は従来のエンコーダパルス処理回路図、
第２図は第１図の各入出力動作波形図、第３図は
本発明の一実施例におけるエンコーダパルス処理
回路図、第４図は第３図の各入出力動作波形図で
ある。 １，２，１０，１１……デイレイ型フリツプフ
ロツプ、３，４，５，６……排他的論理和回路、
７，８，９……否定論理積回路、１２……フリツ
プフロツプ回路、１３……インバータ。
第２図は第１図の各入出力動作波形図、第３図は
本発明の一実施例におけるエンコーダパルス処理
回路図、第４図は第３図の各入出力動作波形図で
ある。 １，２，１０，１１……デイレイ型フリツプフ
ロツプ、３，４，５，６……排他的論理和回路、
７，８，９……否定論理積回路、１２……フリツ
プフロツプ回路、１３……インバータ。
Claims (1)
- １ エンコーダから出力される90度の位相差を有
する２相矩形波信号の一方を第１のデイレイ型フ
リツプフロツプのデータ入力とし、上記２相矩形
波信号の他方の信号を第２のデイレイ型フリツプ
フロツプのデータ入力とし、第１のデイレイ型フ
リツプフロツプの出力を第３のデイレイ型フリツ
プフロツプのデータ入力と第１と第２の排他的論
理和回路の一方の入力とし、第２のデイレイ型フ
リツプフロツプの一方の出力を第４のデイレイ型
フリツプフロツプのデータ入力と第３と第４の排
他的論理和回路の一方の入力とし、第３のデイレ
イ型フリツプフロツプの一方の出力を第３の排他
的論理和回路の他方の入力とし、第３のデイレイ
型フリツプフロツプの他方の出力を第４の排他的
論理和回路の他方の入力とし、第４のデイレイ型
フリツプフロツプの一方の出力を第１の排他的論
理和回路の他方の入力とし、第４のデイレイ型フ
リツプフロツプの他方の出力を第２の排他的論理
和回路の他方の入力とし、第２と第３の排他的論
理和回路の出力を第１の否定論理積回路の入力と
し、第１と第４の排他的論理和回路の出力を第２
の否定論理積回路の入力とし、第１と第２のデイ
レイ型フリツプフロツプのクロツク入力と第１の
インバータの入力がクロツクパルス発生回路に接
続され、第１のインバータの出力を第３と第４の
デイレイ型フリツプフロツプのクロツク入力と
し、第１と第２の否定論理積回路の出力がエンコ
ーダの変位量を表わすエンコーダパルス処理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21076282A JPS59100817A (ja) | 1982-12-01 | 1982-12-01 | エンコ−ダパルス処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21076282A JPS59100817A (ja) | 1982-12-01 | 1982-12-01 | エンコ−ダパルス処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100817A JPS59100817A (ja) | 1984-06-11 |
| JPH0117528B2 true JPH0117528B2 (ja) | 1989-03-30 |
Family
ID=16594704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21076282A Granted JPS59100817A (ja) | 1982-12-01 | 1982-12-01 | エンコ−ダパルス処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100817A (ja) |
-
1982
- 1982-12-01 JP JP21076282A patent/JPS59100817A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59100817A (ja) | 1984-06-11 |
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