JPS6333804B2 - - Google Patents
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- Publication number
- JPS6333804B2 JPS6333804B2 JP56019876A JP1987681A JPS6333804B2 JP S6333804 B2 JPS6333804 B2 JP S6333804B2 JP 56019876 A JP56019876 A JP 56019876A JP 1987681 A JP1987681 A JP 1987681A JP S6333804 B2 JPS6333804 B2 JP S6333804B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- signal
- frequency
- frequency divider
- Prior art date
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- Expired
Links
- 230000000630 rising effect Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/662—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by adding or suppressing pulses
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は分周比が（ｎ＋１／２）である分周装置
に関するもので（ここにｎは１以上の整数であ
る）、特に出力信号のデユーテイが一定のものを
提供せんとするものである。
る）、特に出力信号のデユーテイが一定のものを
提供せんとするものである。
従来の分周装置の一例を第１図に示し、第２図
の電圧波形図を使つてその問題を明らかにする。
信号源１より、そのデユーテイ50：50の矩形波が
排他的論理和回路２を介して分周回路３へ入力さ
れている。この分周回路３の出力は出力端子４へ
導かれると共に、分周比が２の分周回路５へ入力
される。分周回路５の出力信号が前記排他的論理
和回路２へ入力されている。信号源１の矩形波を
第２図イに示す。第２図ロは排他的論理和回路２
の出力信号であつて分周回路５の出力信号（第２
図ニ）がLowの時は排他的論理和回路２の入力、
出力は同極性で、また分周回路５の出力信号（第
２図ニ）がHighの時は逆極性である。第２図ロ
に示す排他的論理和回路２の出力信号中に、分周
回路５の出力信号（第２図ニ）がHighからLow
へ、またLowからHighへ変化する時には幅の狭
いパルスが必ず得られる。それは分周回路３及び
５が伝搬遅延を持つている故、安定に得られる。
このような排他的論理和回路２の出力信号（第２
図ロ）は、分周回路３で４分周されて第２図ハの
ようになる。第２図のイの電圧波形とハの電圧波
形とを比較すると、分周比が（３＋１／２）の分周 装置となつているのが判る。
の電圧波形図を使つてその問題を明らかにする。
信号源１より、そのデユーテイ50：50の矩形波が
排他的論理和回路２を介して分周回路３へ入力さ
れている。この分周回路３の出力は出力端子４へ
導かれると共に、分周比が２の分周回路５へ入力
される。分周回路５の出力信号が前記排他的論理
和回路２へ入力されている。信号源１の矩形波を
第２図イに示す。第２図ロは排他的論理和回路２
の出力信号であつて分周回路５の出力信号（第２
図ニ）がLowの時は排他的論理和回路２の入力、
出力は同極性で、また分周回路５の出力信号（第
２図ニ）がHighの時は逆極性である。第２図ロ
に示す排他的論理和回路２の出力信号中に、分周
回路５の出力信号（第２図ニ）がHighからLow
へ、またLowからHighへ変化する時には幅の狭
いパルスが必ず得られる。それは分周回路３及び
５が伝搬遅延を持つている故、安定に得られる。
このような排他的論理和回路２の出力信号（第２
図ロ）は、分周回路３で４分周されて第２図ハの
ようになる。第２図のイの電圧波形とハの電圧波
形とを比較すると、分周比が（３＋１／２）の分周 装置となつているのが判る。
ここで第１図の分周装置は次に述べる欠点があ
つた。第２図ハの電圧波形の立上りエツヂと第２
図イの電圧波形との対応を見ると、第２図ハの第
１の立上りエツヂa′は、図イの立上りエツヂａに
対応しており、同様に同図ハのc′及びe′はそれぞ
れ同図イのｃ及びｅに対応している。同図イの立
上りエツヂａから図ハの立上りエツヂa′までの遅
延時間と、同図イの立下りエツヂｃから同図ハの
立上りエツヂc′までの遅延時間とは異なつてい
る。この結果第２図ハに示す出力信号において立
上りエツヂa′から立上りエツヂc′までの時間と、
立上りエツヂc′から立上りエツヂe′までの時間と
が違つてしまう。すなわち第１図の出力端子４に
得られる信号は、平均として3.5分周となつてい
るが、１サイクルごとに周期が異なるという問題
がある。この原因は排他的論理和回路２にある。
つた。第２図ハの電圧波形の立上りエツヂと第２
図イの電圧波形との対応を見ると、第２図ハの第
１の立上りエツヂa′は、図イの立上りエツヂａに
対応しており、同様に同図ハのc′及びe′はそれぞ
れ同図イのｃ及びｅに対応している。同図イの立
上りエツヂａから図ハの立上りエツヂa′までの遅
延時間と、同図イの立下りエツヂｃから同図ハの
立上りエツヂc′までの遅延時間とは異なつてい
る。この結果第２図ハに示す出力信号において立
上りエツヂa′から立上りエツヂc′までの時間と、
立上りエツヂc′から立上りエツヂe′までの時間と
が違つてしまう。すなわち第１図の出力端子４に
得られる信号は、平均として3.5分周となつてい
るが、１サイクルごとに周期が異なるという問題
がある。この原因は排他的論理和回路２にある。
ところで、排他的論理和回路２は例えば第３図
の如く構成されている。信号源よりの信号が入力
端子２１より入力され、また分周回路５よりの信
号が制御端子２２より入力されている。インバー
ター２３及び２４、アンド回路２５及び２６、オ
ア回路２７が第３図のように接続されていて、入
力端子２１と制御端子２２とが、一方がHighで
他方がLowの時のみ出力端子２８がHighとなる
信号が得られる。
の如く構成されている。信号源よりの信号が入力
端子２１より入力され、また分周回路５よりの信
号が制御端子２２より入力されている。インバー
ター２３及び２４、アンド回路２５及び２６、オ
ア回路２７が第３図のように接続されていて、入
力端子２１と制御端子２２とが、一方がHighで
他方がLowの時のみ出力端子２８がHighとなる
信号が得られる。
第４図は第３図回路の入力、出力信号の電圧波
形であつて、第４図イは入力端子２１の電圧波
形、同図ロ及びハは制御端子２２がそれぞれ
Low、Highの時の出力端子２８の電圧波形であ
る。制御端子２２がLowの時、入力端子２１か
ら出力端子２８までの遅延時間T(22=Lpw)は、アン
ド回路２６の遅延時間TAND26とオア回路２７の遅
延時間TOR27との和 T(22=Lpw)＝TAND26＋TOR27 である。また制御端子２２がHighの時、入力端
子２１から出力端子２８までの遅延時間T(22=High)
は、インバーター２３の遅延時間TiNV23とアンド
回路２５の遅延時間TAND25とオア回路２７の遅延
時間TOR27との和 T(22=High) ＝TiNV23＋TAND25＋TOR27 である。アンド回路２５と２６とは同じ回路形式
である故、 TAND25＝TAND26 である。したがつて遅延時間T(22=Lpw)と、遅延時
間T(22=High)とは、インバーター２３の遅延時間
TiNV23の分だけ違つてしまう事になる。
形であつて、第４図イは入力端子２１の電圧波
形、同図ロ及びハは制御端子２２がそれぞれ
Low、Highの時の出力端子２８の電圧波形であ
る。制御端子２２がLowの時、入力端子２１か
ら出力端子２８までの遅延時間T(22=Lpw)は、アン
ド回路２６の遅延時間TAND26とオア回路２７の遅
延時間TOR27との和 T(22=Lpw)＝TAND26＋TOR27 である。また制御端子２２がHighの時、入力端
子２１から出力端子２８までの遅延時間T(22=High)
は、インバーター２３の遅延時間TiNV23とアンド
回路２５の遅延時間TAND25とオア回路２７の遅延
時間TOR27との和 T(22=High) ＝TiNV23＋TAND25＋TOR27 である。アンド回路２５と２６とは同じ回路形式
である故、 TAND25＝TAND26 である。したがつて遅延時間T(22=Lpw)と、遅延時
間T(22=High)とは、インバーター２３の遅延時間
TiNV23の分だけ違つてしまう事になる。
本発明の目的は、上述のような、分周装置の入
出間の遅延時間の変動を除去せんとするものであ
る。第５図は本発明の一実施例の分周回路を示
し、第６図はその電圧波形図である。第１図と同
一機能のブロツクには同一番号をつけている。第
５図で、信号源１の信号はまず差動アンプ１１へ
入力されて、極性が互いに逆の２つの信号が作成
されてアンド回路１２及び１３へそれぞれ入力さ
れる。差動アンプ１１として例えばエミツタ同志
が結ばれた差動増幅回路を採用すれば、２つの出
力信号間の位相は180゜とする事ができる。第６図
イは信号源１の信号を示し、第６図ロ，ハは差動
アンプ１１の２つの出力信号を示している。
出間の遅延時間の変動を除去せんとするものであ
る。第５図は本発明の一実施例の分周回路を示
し、第６図はその電圧波形図である。第１図と同
一機能のブロツクには同一番号をつけている。第
５図で、信号源１の信号はまず差動アンプ１１へ
入力されて、極性が互いに逆の２つの信号が作成
されてアンド回路１２及び１３へそれぞれ入力さ
れる。差動アンプ１１として例えばエミツタ同志
が結ばれた差動増幅回路を採用すれば、２つの出
力信号間の位相は180゜とする事ができる。第６図
イは信号源１の信号を示し、第６図ロ，ハは差動
アンプ１１の２つの出力信号を示している。
アンド回路１２及び１３の出力は共にオア回路
１４を介して分周回路３へ入力され、分周回路３
の出力は出力端子４へ導かれると共に、分周回路
５へ入力される。分周比２の分周回路５の２つの
相補な出力は、アンド回路１２，１３へそれぞれ
入力される。分周回路５の２つの出力の電圧波形
は第６図チ，リである。アンド回路１２へは、差
動アンプ１１の２つの出力のうち第６図ロと分周
回路５の２つの出力のうち第６図チとが入力され
ていて、アンド回路１２の出力として第６図ニの
電圧波形を得る。同様にアンド回路１３へは、第
６図ハと第６図リとが入力されており、出力とし
て第６図ホの電圧波形を得る。この２つのアンド
回路の出力はオア回路１４で加算され、第６図ヘ
の電圧波形となつて分周回路３へ入力される。こ
のようにして分周回路３の出力として第６図トの
電圧波形を得る。入力信号の第６図イと分周回路
３の出力第６図トを比較して全体として分周比
（３＋１／２）の分周装置となつている事が判る。
１４を介して分周回路３へ入力され、分周回路３
の出力は出力端子４へ導かれると共に、分周回路
５へ入力される。分周比２の分周回路５の２つの
相補な出力は、アンド回路１２，１３へそれぞれ
入力される。分周回路５の２つの出力の電圧波形
は第６図チ，リである。アンド回路１２へは、差
動アンプ１１の２つの出力のうち第６図ロと分周
回路５の２つの出力のうち第６図チとが入力され
ていて、アンド回路１２の出力として第６図ニの
電圧波形を得る。同様にアンド回路１３へは、第
６図ハと第６図リとが入力されており、出力とし
て第６図ホの電圧波形を得る。この２つのアンド
回路の出力はオア回路１４で加算され、第６図ヘ
の電圧波形となつて分周回路３へ入力される。こ
のようにして分周回路３の出力として第６図トの
電圧波形を得る。入力信号の第６図イと分周回路
３の出力第６図トを比較して全体として分周比
（３＋１／２）の分周装置となつている事が判る。
さて第６図において、同図イの立上りエツヂＡ
から同図トの立上りエツヂA′までの遅延時間T1
は、差動アンプ１１の遅延時間TAMP11と、アンド
回路１２の遅延時間TAND12と、オア回路１４の遅
延時間TOR14と、分周回路３の遅延時間T3との
和、 T1＝TAMP11＋TAND12＋TOR14＋T3 である。次に第６図において同図イの立下りエツ
ヂＣから図トの立上りエツヂC′までの遅延時間
T2は、同様に差動アンプ１１、アンド回路１３、
オア回路１４及び分周回路３のそれぞれの遅延時
間T′AMP11、TAND13、TOR14、及びT3の和、 T2＝T′AMP11＋TAND12＋TOR14＋T3 である。アンド回路１２と１３は同じ回路形式で
ある故、 TAND12＝TAND13 であり、また差動アンプ１１の２つの出力間の位
相差はほぼ180゜と見なせる故、 TAMP11＝T′AMP11 である。したがつて遅延時間T1とT2は等しくな
つている事が判る。
から同図トの立上りエツヂA′までの遅延時間T1
は、差動アンプ１１の遅延時間TAMP11と、アンド
回路１２の遅延時間TAND12と、オア回路１４の遅
延時間TOR14と、分周回路３の遅延時間T3との
和、 T1＝TAMP11＋TAND12＋TOR14＋T3 である。次に第６図において同図イの立下りエツ
ヂＣから図トの立上りエツヂC′までの遅延時間
T2は、同様に差動アンプ１１、アンド回路１３、
オア回路１４及び分周回路３のそれぞれの遅延時
間T′AMP11、TAND13、TOR14、及びT3の和、 T2＝T′AMP11＋TAND12＋TOR14＋T3 である。アンド回路１２と１３は同じ回路形式で
ある故、 TAND12＝TAND13 であり、また差動アンプ１１の２つの出力間の位
相差はほぼ180゜と見なせる故、 TAMP11＝T′AMP11 である。したがつて遅延時間T1とT2は等しくな
つている事が判る。
そして第６図において、同図イのエツヂＡ，
Ｂ，Ｃ，Ｄ，Ｅ、及びＦからそれぞれ同図トのエ
ツヂA′，B′，C′，D′，E′、及びF′までの遅延時
間は全て等しい。さらに、第６図イの電圧波形、
すなわち信号源１の出力信号のデユーテイが50：
50となつていれば、第５図の出力端子５に得られ
る信号、すなわち第６図トの周期は一定である。
ここに周期とは、 Γ立上りエツヂA′から立上りエツヂC′までの時
間、 Γ立下りエツヂB′から立下りエツヂD′までの時
間、 Γ立上りエツヂC′から立上りエツヂE′までの時
間、 Γ立下りエツヂD′から立下りエツヂF′までの時間 である。
Ｂ，Ｃ，Ｄ，Ｅ、及びＦからそれぞれ同図トのエ
ツヂA′，B′，C′，D′，E′、及びF′までの遅延時
間は全て等しい。さらに、第６図イの電圧波形、
すなわち信号源１の出力信号のデユーテイが50：
50となつていれば、第５図の出力端子５に得られ
る信号、すなわち第６図トの周期は一定である。
ここに周期とは、 Γ立上りエツヂA′から立上りエツヂC′までの時
間、 Γ立下りエツヂB′から立下りエツヂD′までの時
間、 Γ立上りエツヂC′から立上りエツヂE′までの時
間、 Γ立下りエツヂD′から立下りエツヂF′までの時間 である。
以上説明したように本発明は比較的簡単な回路
構成で分周比（ｎ＋１／２）の分周装置が構成でき、 入出力間の遅延時間も一定であつて高性能の分周
装置を得ることができ、集積化も容易である。
構成で分周比（ｎ＋１／２）の分周装置が構成でき、 入出力間の遅延時間も一定であつて高性能の分周
装置を得ることができ、集積化も容易である。
第１図は従来の分周装置の一例の回路図、第２
図イ〜ニは第１図の各部の電圧波形図、第３図、
第４図イ〜ハは第１図の回路に使われる排他的論
理和の回路図、その各部の信号波形図、第５図は
本発明の一実施例にかかる分周装置の回路図、第
６図イ〜リは第５図の各部の信号波形図である。 １……信号源、２……排他的論理和回路、３，
５……分周回路、１１……差動アンプ、１２，１
３……アンド回路、１４……オア回路。
図イ〜ニは第１図の各部の電圧波形図、第３図、
第４図イ〜ハは第１図の回路に使われる排他的論
理和の回路図、その各部の信号波形図、第５図は
本発明の一実施例にかかる分周装置の回路図、第
６図イ〜リは第５図の各部の信号波形図である。 １……信号源、２……排他的論理和回路、３，
５……分周回路、１１……差動アンプ、１２，１
３……アンド回路、１４……オア回路。
Claims (1)
- １ １個の入力信号から互いに位相の異なるｍ
（ｍは２以上の正の整数）個の信号を同時に作成
し、該ｍ個の信号から１個の信号を選択的に第１
の分周回路へ入力させる選択回路と、該第１の分
周回路の出力信号が入力される分周比ｍの第２の
の分周回路とを有し、該第２の分周回路の出力信
号により前記選択回路を制御することを特徴とす
る分周装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987681A JPS57133728A (en) | 1981-02-12 | 1981-02-12 | Frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987681A JPS57133728A (en) | 1981-02-12 | 1981-02-12 | Frequency divider |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57133728A JPS57133728A (en) | 1982-08-18 |
| JPS6333804B2 true JPS6333804B2 (ja) | 1988-07-07 |
Family
ID=12011403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987681A Granted JPS57133728A (en) | 1981-02-12 | 1981-02-12 | Frequency divider |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57133728A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439120A (en) * | 1987-08-03 | 1989-02-09 | Nec Corp | Clock generator |
| US4975931A (en) * | 1988-12-19 | 1990-12-04 | Hughes Aircraft Company | High speed programmable divider |
| US6961403B1 (en) * | 2004-05-28 | 2005-11-01 | International Business Machines Corporation | Programmable frequency divider with symmetrical output |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49121462A (ja) * | 1973-03-20 | 1974-11-20 | ||
| JPS5376731A (en) * | 1976-12-20 | 1978-07-07 | Nec Corp | Frequency divider |
-
1981
- 1981-02-12 JP JP1987681A patent/JPS57133728A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49121462A (ja) * | 1973-03-20 | 1974-11-20 | ||
| JPS5376731A (en) * | 1976-12-20 | 1978-07-07 | Nec Corp | Frequency divider |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57133728A (en) | 1982-08-18 |
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