JPS6048617A - 信号選択回路 - Google Patents
信号選択回路Info
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- JPS6048617A JPS6048617A JP15834983A JP15834983A JPS6048617A JP S6048617 A JPS6048617 A JP S6048617A JP 15834983 A JP15834983 A JP 15834983A JP 15834983 A JP15834983 A JP 15834983A JP S6048617 A JPS6048617 A JP S6048617A
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- JP
- Japan
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- signal
- output
- frequency
- input
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、分周比をＭ・（Ｎ＋ｏ、６）４の１ならびに
Ｍ、Ｎ分の１（ただしＭ、Ｎは正の整数）に切シ換える
ことのできる分局装置、特に、（２Ｎ＋１）分の１，２
Ｎ分の１切換分周装置の信号選択回路に関する。
Ｍ、Ｎ分の１（ただしＭ、Ｎは正の整数）に切シ換える
ことのできる分局装置、特に、（２Ｎ＋１）分の１，２
Ｎ分の１切換分周装置の信号選択回路に関する。
従来例の構成とその問題点
例えば、ＦＭ放送選局用のＰＬＬシンセサイザシステム
中の分周装置として、従来、第１図で示すように固定分
周器１と可変分周器２を組み合せ入力端子３に入力さ扛
る信号ｆを固定分周器１でに分の１に分周し、また、固
定分局器１で分周して得られる信号（ｆ／ｋ）をさらに
可変分周器２でＮ分の１に分周し、出力端子４に入力信
号ｆをに−Ｎ分の１に分周した出力信号（ｆ／に−Ｎ）
を出力端子４に発生させる分周装置が用いられている。
中の分周装置として、従来、第１図で示すように固定分
周器１と可変分周器２を組み合せ入力端子３に入力さ扛
る信号ｆを固定分周器１でに分の１に分周し、また、固
定分局器１で分周して得られる信号（ｆ／ｋ）をさらに
可変分周器２でＮ分の１に分周し、出力端子４に入力信
号ｆをに−Ｎ分の１に分周した出力信号（ｆ／に−Ｎ）
を出力端子４に発生させる分周装置が用いられている。
ところで、かかる従来の分局装置では入力信号（入力ク
ロックパルス）全外周する分局器が固定分局器でよいた
め、高周波動作が比較的容易であるが、分局比が階段的
に変化し、とびとびの値（Ｋ−Ｎ）となり、シンセサイ
ザ周波数の分解能が低下する不都合があった。このよう
な不都合に鑑み、分局比を任意の値に設定することので
きる分局装置として、第２図で示す構成の分局装置が提
案さ扛るに至っている。
ロックパルス）全外周する分局器が固定分局器でよいた
め、高周波動作が比較的容易であるが、分局比が階段的
に変化し、とびとびの値（Ｋ−Ｎ）となり、シンセサイ
ザ周波数の分解能が低下する不都合があった。このよう
な不都合に鑑み、分局比を任意の値に設定することので
きる分局装置として、第２図で示す構成の分局装置が提
案さ扛るに至っている。
第２図の分局装置はスフローカウンタ方式と称されるも
ので、入力端子３に印加さｎる入力信号を制御信号に基
づいてに分周もしくは（Ｋ＋１）分周する係数切換分局
器６．同係数切換分周器６の出力信号を設定値Ｍ（ただ
しＭ（Ｋ）に基づいてＭ分周する補助分周器６．同補助
分局器６の出力全ラッチし、係数切換分局器５０制御信
号を出力するラッチ回路７ならびに係数切換分周器５の
出力信号を設定値Ｎに基づいてＮ分周する主可変分周器
８によって構成さ扛ている。
ので、入力端子３に印加さｎる入力信号を制御信号に基
づいてに分周もしくは（Ｋ＋１）分周する係数切換分局
器６．同係数切換分周器６の出力信号を設定値Ｍ（ただ
しＭ（Ｋ）に基づいてＭ分周する補助分周器６．同補助
分局器６の出力全ラッチし、係数切換分局器５０制御信
号を出力するラッチ回路７ならびに係数切換分周器５の
出力信号を設定値Ｎに基づいてＮ分周する主可変分周器
８によって構成さ扛ている。
以上の構成からなる分局装置では、入力端子３に印加さ
れた入力信号ｆが先ず係数切換分局器６において（Ｋ−
ｚ）分周されて主可変分局器８へ供給される。また、補
助分周器６は設定値Ｍに基づいて係数切換分周器６の出
力Ｃｆ ／（Ｋ＋１ ）〕’ｋＭ分周する動作をくり返
し実行する。そして、この補助分局器６からラッチ回路
７へつながる母線（バス）へバス信号が出力さ扛、ラッ
チ回路７から制御信号が出力さ扛ると、係数切換分周器
６の係数が（Ｋ＋１）からＫＫ：切り換わり、係数切換
分局器６は入力信号をに分周する動作をくり返す。
れた入力信号ｆが先ず係数切換分局器６において（Ｋ−
ｚ）分周されて主可変分局器８へ供給される。また、補
助分周器６は設定値Ｍに基づいて係数切換分周器６の出
力Ｃｆ ／（Ｋ＋１ ）〕’ｋＭ分周する動作をくり返
し実行する。そして、この補助分局器６からラッチ回路
７へつながる母線（バス）へバス信号が出力さ扛、ラッ
チ回路７から制御信号が出力さ扛ると、係数切換分周器
６の係数が（Ｋ＋１）からＫＫ：切り換わり、係数切換
分局器６は入力信号をに分周する動作をくり返す。
したがって、入力信号は
（Ｋ−ｚ）参Ｍ十に書（Ｎ−Ｍ）＝Ｍ＋ＫＮで示さｎる
ように（Ｍ＋ＫＮ）分局さ汎て出力端子に出力さｎるこ
ととなり、任意の分局比が設定可能となる。このように
第２図で示す分周装置によｎば、分局比を任意に設定す
る効果が得ら扛る。
ように（Ｍ＋ＫＮ）分局さ汎て出力端子に出力さｎるこ
ととなり、任意の分局比が設定可能となる。このように
第２図で示す分周装置によｎば、分局比を任意に設定す
る効果が得ら扛る。
しかしながら、この分周装置では、その構成に不可欠な
係数切換分局器の動作周波数の上限が第１図で示した分
周装置の固定分周器のそｎにくらべて低ぐな９、分周装
置そのものの動作周波数の上限が低下したり、係数切換
動作時に誤動作を起こしたりする不都合があった。
係数切換分局器の動作周波数の上限が第１図で示した分
周装置の固定分周器のそｎにくらべて低ぐな９、分周装
置そのものの動作周波数の上限が低下したり、係数切換
動作時に誤動作を起こしたりする不都合があった。
第３図は、動作周波数の上限が固定周器のそれと同等で
あり、分局比（５Ｍ・（Ｎ＋０．６）とＭ・Ｎの一般式
であられすことができる（２Ｎ＋ｌ）と２Ｎとに切り換
えることができる分局装置、すなわち、スワロ−カラ／
り方式の分周装置の問題点を排除でる分周装置として、
出願人が特願昭６４−１１３７４２号の発明ですでに提
案したものの構成を示すブロック図である。この分周装
置は、入力端子３に印加される入力信号を２分周し、互
いに逆位相関係にある分周出力を発生ずる２分の１分周
器９．同分周驚勝器９から出力される２種の分周出力の
一方もしくは双方の論理積すなわち低（°“０°°）レ
ベル信号を出力する信号選択回路部１０、この信号選択
回路１ｏの出力ｉＮ分周するＮ分の１分周器１１．およ
び端子１２に印加される制御信号ならびに出力端子４に
出力される分局出力とが入力され、両信号の論理レベル
に応じて分局装置の動作を２Ｎ分周または（２Ｎ＋１）
分周のいずれかに設定する信号を出方する選択制御回路
部１３とによって構成されている。
あり、分局比（５Ｍ・（Ｎ＋０．６）とＭ・Ｎの一般式
であられすことができる（２Ｎ＋ｌ）と２Ｎとに切り換
えることができる分局装置、すなわち、スワロ−カラ／
り方式の分周装置の問題点を排除でる分周装置として、
出願人が特願昭６４−１１３７４２号の発明ですでに提
案したものの構成を示すブロック図である。この分周装
置は、入力端子３に印加される入力信号を２分周し、互
いに逆位相関係にある分周出力を発生ずる２分の１分周
器９．同分周驚勝器９から出力される２種の分周出力の
一方もしくは双方の論理積すなわち低（°“０°°）レ
ベル信号を出力する信号選択回路部１０、この信号選択
回路１ｏの出力ｉＮ分周するＮ分の１分周器１１．およ
び端子１２に印加される制御信号ならびに出力端子４に
出力される分局出力とが入力され、両信号の論理レベル
に応じて分局装置の動作を２Ｎ分周または（２Ｎ＋１）
分周のいずれかに設定する信号を出方する選択制御回路
部１３とによって構成されている。
以上の構成からなる分周装置では、信号選択回路部１０
からの出力をＮ分の１分周器１１でＮ分周することによ
って出力端子４に入力信号の（２Ｎ＋１）分局出力又は
２Ｎ分周出カが生じる。ところで、分局装置が（２Ｎ＋
１）分局動作を実行するときには、選択制御回路１３の
出方論理レベルはＮ分の１分周器の出力が発生する度に
切りかわり、一方、２Ｎ分周動作を実行するときには一
定の論理レベルに保たれ、信号選択回路部１０は２分の
１分周器９から出力される２種の信号のいずれか一方を
出力する動作が実行される。
からの出力をＮ分の１分周器１１でＮ分周することによ
って出力端子４に入力信号の（２Ｎ＋１）分局出力又は
２Ｎ分周出カが生じる。ところで、分局装置が（２Ｎ＋
１）分局動作を実行するときには、選択制御回路１３の
出方論理レベルはＮ分の１分周器の出力が発生する度に
切りかわり、一方、２Ｎ分周動作を実行するときには一
定の論理レベルに保たれ、信号選択回路部１０は２分の
１分周器９から出力される２種の信号のいずれか一方を
出力する動作が実行される。
次に、第３図で示した分周装置の各部の信号ｄ〜ｈのタ
イミングチャートを示す第４図および第６図を参照して
（２Ｎ＋１ ）分周動作ならびに２Ｎ分周動作について
詳しく説明する。第４図はＮを３に選定したときの（２
Ｎ＋１）すなわち７分周器作時のタイミングチャートで
ありＦｍのａ −ｈはそれぞれ第３図のａ −ｈ点の信
号波形全示す。
イミングチャートを示す第４図および第６図を参照して
（２Ｎ＋１ ）分周動作ならびに２Ｎ分周動作について
詳しく説明する。第４図はＮを３に選定したときの（２
Ｎ＋１）すなわち７分周器作時のタイミングチャートで
ありＦｍのａ −ｈはそれぞれ第３図のａ −ｈ点の信
号波形全示す。
図示するように、入力端子３から２分の１分周器９へ入
力される入力信号（クロックパルス）ａは２分の１分周
器９で分周され、２分の１分周器９の出力端子には、ｂ
およびＣで示すように、極性が反対で、しかも、入力信
号を２分周した出力が生じ、これが信号選択回路部１０
へ入力される。
力される入力信号（クロックパルス）ａは２分の１分周
器９で分周され、２分の１分周器９の出力端子には、ｂ
およびＣで示すように、極性が反対で、しかも、入力信
号を２分周した出力が生じ、これが信号選択回路部１０
へ入力される。
信号選択回路部１ｏは図示する期間Ｔ１で信号すを出力
し、期間Ｔ２およびＴ４では低レベルの信号を出力し、
また、期間Ｔ３で信号ｃｆ比出力るように動作し、しか
もＴ１〜Ｔ４の動作をくり返す。
し、期間Ｔ２およびＴ４では低レベルの信号を出力し、
また、期間Ｔ３で信号ｃｆ比出力るように動作し、しか
もＴ１〜Ｔ４の動作をくり返す。
したがって、信号選択回路部１０からはｄで示す信号が
出力される。Ｎ分の１（Ｎ＝３）分周器１１は信号ｄｉ
Ｎ分周し、出力端子４には信号ｅが出力されるところと
なる。この出力信号ｅは図示するところとなる。この出
力信号Ｃは図示するところから明らかなように入力信号
ａが７分の１に分周されたものである。ところで端子１
２には、（２Ｎ＋１）分周動作時に論理′°１°″のレ
ベルの信号ｑが印加され、この信号ｑと出力信号ｅが選
択制御回路部１３に供給され、その出力端子には信号り
が生じる。
出力される。Ｎ分の１（Ｎ＝３）分周器１１は信号ｄｉ
Ｎ分周し、出力端子４には信号ｅが出力されるところと
なる。この出力信号ｅは図示するところとなる。この出
力信号Ｃは図示するところから明らかなように入力信号
ａが７分の１に分周されたものである。ところで端子１
２には、（２Ｎ＋１）分周動作時に論理′°１°″のレ
ベルの信号ｑが印加され、この信号ｑと出力信号ｅが選
択制御回路部１３に供給され、その出力端子には信号り
が生じる。
一方、Ｎを３と選定したときの２Ｎ分周動作時の信号ａ
−ｈは第６図で示すタイミングチャートで表わされる
ものとなる。２Ｎ分周動作時には信号選択回路部１０は
信号ａまたはｂのいずれか一方、たとえば信号すと同じ
信号ｄを出力する。これがＮ分の１分周器１１でＮ分周
されるため出力端子４に出力される出力信号ｅは図示す
るように入力信号が２Ｎ分の１すなわち６分の１に分周
されたものとなる。なお、２Ｎ分周動作時の制御信号ｑ
の論理レベルは“０”であり、選択制御回路部１３の出
力信号りもｏ ”レベルに保持される。
−ｈは第６図で示すタイミングチャートで表わされる
ものとなる。２Ｎ分周動作時には信号選択回路部１０は
信号ａまたはｂのいずれか一方、たとえば信号すと同じ
信号ｄを出力する。これがＮ分の１分周器１１でＮ分周
されるため出力端子４に出力される出力信号ｅは図示す
るように入力信号が２Ｎ分の１すなわち６分の１に分周
されたものとなる。なお、２Ｎ分周動作時の制御信号ｑ
の論理レベルは“０”であり、選択制御回路部１３の出
力信号りもｏ ”レベルに保持される。
ところで、かかる分周装置において、信号選択回路部１
Ｑが信号すとＣの論理積、すなわち、０”レベルの信号
を出力する期間Ｔ２ならびにＴ４は極めて大切であり、
この期間Ｔ２とＴ４がない場合には、（２Ｎ＋１ ）分
局動作時に不都合が生ずる。すなわち、期間Ｔ２とＴ４
がないため、分周装置の動作は期間Ｔ１の動作と期間Ｔ
３の動イ／助≦切シかわるくシ返し動作となる。しかも
、すでに説明したように信号選択回路部１０は期間Ｔ１
で信号ｂｌ、一方期間Ｔ３で信号Ｃを出力する動作を実
行するため期間Ｔ１からＴ３への切り換え時ならびにＴ
３からＴ１への切シ換え時にノくルス幅の短い不要なパ
ルスが発生するところとなシ、このパルスによって誤動
作がもたらされる。期間Ｔ２とＴ４ヲ設け、この期間中
信号選択回路部１ｏの出力論理レベル’４ ” ｏ ”
とするならば上記のパルスの発生は阻止され、このパル
スによる誤動作が防止される。
Ｑが信号すとＣの論理積、すなわち、０”レベルの信号
を出力する期間Ｔ２ならびにＴ４は極めて大切であり、
この期間Ｔ２とＴ４がない場合には、（２Ｎ＋１ ）分
局動作時に不都合が生ずる。すなわち、期間Ｔ２とＴ４
がないため、分周装置の動作は期間Ｔ１の動作と期間Ｔ
３の動イ／助≦切シかわるくシ返し動作となる。しかも
、すでに説明したように信号選択回路部１０は期間Ｔ１
で信号ｂｌ、一方期間Ｔ３で信号Ｃを出力する動作を実
行するため期間Ｔ１からＴ３への切り換え時ならびにＴ
３からＴ１への切シ換え時にノくルス幅の短い不要なパ
ルスが発生するところとなシ、このパルスによって誤動
作がもたらされる。期間Ｔ２とＴ４ヲ設け、この期間中
信号選択回路部１ｏの出力論理レベル’４ ” ｏ ”
とするならば上記のパルスの発生は阻止され、このパル
スによる誤動作が防止される。
第６図は第３図で示した分周装置とともに出願人が提案
した信号選択回路部の具体的な構成例を示す図であシ、
ＮＯＲゲー）１４，１６，１６゜１７および１８とイン
バータ１９とを図示するように結線して構成されており
、端子２０と２１に２分の１分周器からの逆極性の信号
すとＣが入力され、端子２２に選択制御回路部１３の出
力信号りが入力され、端子２３に信号ｄが出力される。
した信号選択回路部の具体的な構成例を示す図であシ、
ＮＯＲゲー）１４，１６，１６゜１７および１８とイン
バータ１９とを図示するように結線して構成されており
、端子２０と２１に２分の１分周器からの逆極性の信号
すとＣが入力され、端子２２に選択制御回路部１３の出
力信号りが入力され、端子２３に信号ｄが出力される。
第７図は、以上の構成からなる信号選択回路部において
、出力信号ｄが入力信号すと同一の信号波形から入力信
号Ｃと同一の信号波形に移る前後における各部の信号ｂ
−ｄおよびｈ−ｍのタイミングチャート’を示す図であ
る。すなわち、端子２２に印加される信号りの論理レベ
ルが時刻ｔ１で１″になるとＮＯＲゲート１６の一方の
入力ｉが０”となる。一方、ＮＯＲゲート１４の一方の
入力にはＮＯＲゲート１４の出力ｍが′ｏ゛になること
によって１°“となる。したがって、信号ｊ、！：ｋが
ともに”ｏ”となる期間Ｔ２（時刻ｔ１〜ｔ２）が生ま
れる。この期間では、信号すが０゛″逆に信号Ｃが′１
゛′であるためＮＯＲゲート１４の出力ｍの論理レベル
は１“′となり、またＮＯＲゲート１６の出力ｌの論理
レベルはパ０°′となる。
、出力信号ｄが入力信号すと同一の信号波形から入力信
号Ｃと同一の信号波形に移る前後における各部の信号ｂ
−ｄおよびｈ−ｍのタイミングチャート’を示す図であ
る。すなわち、端子２２に印加される信号りの論理レベ
ルが時刻ｔ１で１″になるとＮＯＲゲート１６の一方の
入力ｉが０”となる。一方、ＮＯＲゲート１４の一方の
入力にはＮＯＲゲート１４の出力ｍが′ｏ゛になること
によって１°“となる。したがって、信号ｊ、！：ｋが
ともに”ｏ”となる期間Ｔ２（時刻ｔ１〜ｔ２）が生ま
れる。この期間では、信号すが０゛″逆に信号Ｃが′１
゛′であるためＮＯＲゲート１４の出力ｍの論理レベル
は１“′となり、またＮＯＲゲート１６の出力ｌの論理
レベルはパ０°′となる。
したがって、出力ｌとｍが入力されるＮＯＲゲート１６
の出力、すなわち、信号選択回路部の出力ｄも期間Ｔ２
で０゛′となる。そして、Ｔ１０期間は、出力ｍが入力
信号Ｃと同相となり、−力出力ｌが０°”であるため、
出力信号ｄは入力信号Ｃとは逆相、すなわち入力信号す
と同相の信号となる。さらに期間Ｔ３では、出力ｌが°
゛０゛°、出力ｋが入力信号と同相となるため、出力信
号ｄは入力信号Ｃと同相の信号となる。信号選択回路部
の動作が上記のように実行されることにより、第６図の
信号選択回路を用いた分周装置で２Ｎ分周動作ならびに
誤動作のない（２Ｎ＋１ ）分局動作が実行される。
の出力、すなわち、信号選択回路部の出力ｄも期間Ｔ２
で０゛′となる。そして、Ｔ１０期間は、出力ｍが入力
信号Ｃと同相となり、−力出力ｌが０°”であるため、
出力信号ｄは入力信号Ｃとは逆相、すなわち入力信号す
と同相の信号となる。さらに期間Ｔ３では、出力ｌが°
゛０゛°、出力ｋが入力信号と同相となるため、出力信
号ｄは入力信号Ｃと同相の信号となる。信号選択回路部
の動作が上記のように実行されることにより、第６図の
信号選択回路を用いた分周装置で２Ｎ分周動作ならびに
誤動作のない（２Ｎ＋１ ）分局動作が実行される。
ところで、信号選択回路の構成が第６図で示す構成であ
ると、第８図で示すように、選択制御回路部１３の出力
信号りが信号す、ｃの切換時刻ζから大幅に遅れた時刻
ｔ２とｔ４の間で変化すると、信号Ｊが“１″から″′
Ｏ″信号ｋが” ｏ ”から” １ ”へ同時に変化し
、信号Ｉｓｋが共にパＯ°″になる期間がなくなり、Ｔ
１．Ｔ２およびＴ４の期間では出力ｄが入力信号すと同
相、Ｔ３の期間では出力ｄが入力信号Ｃと同相になる。
ると、第８図で示すように、選択制御回路部１３の出力
信号りが信号す、ｃの切換時刻ζから大幅に遅れた時刻
ｔ２とｔ４の間で変化すると、信号Ｊが“１″から″′
Ｏ″信号ｋが” ｏ ”から” １ ”へ同時に変化し
、信号Ｉｓｋが共にパＯ°″になる期間がなくなり、Ｔ
１．Ｔ２およびＴ４の期間では出力ｄが入力信号すと同
相、Ｔ３の期間では出力ｄが入力信号Ｃと同相になる。
信号選択回路部１０の動作が上記のように実行されるこ
とにより、第６図の回路を用いだ分周装置では２Ｎ。
とにより、第６図の回路を用いだ分周装置では２Ｎ。
２（Ｎ＋１）分局動作が実行されることになり、望みの
２Ｎ、２Ｎ＋１分周動作が実行されないことになる。
２Ｎ、２Ｎ＋１分周動作が実行されないことになる。
発明の目的
本発明は、第６図で示した信号選択回路に存在した問題
点を確実に除き、２Ｎ、２Ｎ４−１の分周動作が確実に
実行される分周装置の実現を可能とする信号選択回路の
提供を目的とするものである。
点を確実に除き、２Ｎ、２Ｎ４−１の分周動作が確実に
実行される分周装置の実現を可能とする信号選択回路の
提供を目的とするものである。
発明の構成
本発明の信号選択回路は、逆位相関係にある２種のパル
スが各一方の入力端子に印加され、分局値切シ換え用の
制御信号および同制御信号を位相反転した信号が各他方
の入力端子に印加される第１および第２の論理積回路と
、各出力端子が互いの第１入力端子に結合され、前記第
１および第２の論理積回路の出力端子が各第２入力端子
に結合される３人力形の第３および第４の論理積回路と
、前記２種のパルスが各一方の入力端子に印加され、各
他方の入力端子に前記第３および第４の論理積回路の出
力端子が結合されるとともに、出力端子が同第３および
第４の論理積回路の各第３入力端子に結合される第６お
よび第６の論理積回路と、前記２種のパルスが各入力端
子に入力され、前記第３および第４の論理積回路の出力
信号が制御端子に結合され、同出力信号で２種のパルス
の通過を制御する第１および第２の制御ゲートと、同第
１および第２の制御ゲートの出力端子が入力端子に結合
される論理積回路とを備えて構成されている。この構成
によれば分局装置の選択制御回路から出力される分局値
切り換え用の制御信号が２種のパルスの切換時刻から遅
れて変化しても、２Ｎ。
スが各一方の入力端子に印加され、分局値切シ換え用の
制御信号および同制御信号を位相反転した信号が各他方
の入力端子に印加される第１および第２の論理積回路と
、各出力端子が互いの第１入力端子に結合され、前記第
１および第２の論理積回路の出力端子が各第２入力端子
に結合される３人力形の第３および第４の論理積回路と
、前記２種のパルスが各一方の入力端子に印加され、各
他方の入力端子に前記第３および第４の論理積回路の出
力端子が結合されるとともに、出力端子が同第３および
第４の論理積回路の各第３入力端子に結合される第６お
よび第６の論理積回路と、前記２種のパルスが各入力端
子に入力され、前記第３および第４の論理積回路の出力
信号が制御端子に結合され、同出力信号で２種のパルス
の通過を制御する第１および第２の制御ゲートと、同第
１および第２の制御ゲートの出力端子が入力端子に結合
される論理積回路とを備えて構成されている。この構成
によれば分局装置の選択制御回路から出力される分局値
切り換え用の制御信号が２種のパルスの切換時刻から遅
れて変化しても、２Ｎ。
２Ｎ＋１の分局動作が確実に実行されるところとなる。
実施例の説明
以下に、本発明の信号選択回路の構成と動作について図
面を参照して詳しく説明する。
面を参照して詳しく説明する。
第７図は、本発明にかかる信号選択回路の構成を示す図
であり、逆位相関係にある２種のパルスが印加される端
子２４と２６にＮＡＮＤゲート２６゜２７およびＡＮＤ
ゲート２８とＮＡＮＤゲー１−２９ 。
であり、逆位相関係にある２種のパルスが印加される端
子２４と２６にＮＡＮＤゲート２６゜２７およびＡＮＤ
ゲート２８とＮＡＮＤゲー１−２９ 。
３０およびＡＮＤゲート３１の各一方の入力端子が接続
され、まだ、ＮＡＮＤゲー川・２用の他方の入力端子は
、分周値切シ換え用の制御信号が印加される端子３２に
、ＮＡＮＤゲート２９の他方の入力端子は、端子３２に
加わる制御信号を位相反転するインバータ３３の出力端
子にそれぞれ接続されている。ＮＡＮＤゲー）２６，３
０および２７．２９の出力は、互いの出力が入力側へ結
合されるＮＡＮＤゲート３４および３６の入力端子に結
合され、また、ＮＡＮＤゲー１−３４（７）出力はＮＡ
ＮＤゲート３゜とＡＮＤＮＯゲート３６他方の入力端子
に結合され、ＮＡＮＤゲート３６の出力けＮＡＮＤゲー
１゛２７とＡＮＤゲート２８の各他方の入力端子に結合
されている。さらに、ＡＮＤゲート・２８と３１の出力
はＮＯＲゲート３６の入力端子に結合され、同ＮＯＲゲ
ート３６の出力端子３７が信号選択回路の出力端子とさ
れる構成となっている。かがる本発明の信号選択回路は
、第６図で示しだものと同様、第３図で分局装置の信号
選択回路部１ｏとして機能する。
され、まだ、ＮＡＮＤゲー川・２用の他方の入力端子は
、分周値切シ換え用の制御信号が印加される端子３２に
、ＮＡＮＤゲート２９の他方の入力端子は、端子３２に
加わる制御信号を位相反転するインバータ３３の出力端
子にそれぞれ接続されている。ＮＡＮＤゲー）２６，３
０および２７．２９の出力は、互いの出力が入力側へ結
合されるＮＡＮＤゲート３４および３６の入力端子に結
合され、また、ＮＡＮＤゲー１−３４（７）出力はＮＡ
ＮＤゲート３゜とＡＮＤＮＯゲート３６他方の入力端子
に結合され、ＮＡＮＤゲート３６の出力けＮＡＮＤゲー
１゛２７とＡＮＤゲート２８の各他方の入力端子に結合
されている。さらに、ＡＮＤゲート・２８と３１の出力
はＮＯＲゲート３６の入力端子に結合され、同ＮＯＲゲ
ート３６の出力端子３７が信号選択回路の出力端子とさ
れる構成となっている。かがる本発明の信号選択回路は
、第６図で示しだものと同様、第３図で分局装置の信号
選択回路部１ｏとして機能する。
以下に、第９図で示した本発明の信号選択回路の動作を
、各部の信号波形と相互のタイミングを示す第１０図と
参照して説明する。
、各部の信号波形と相互のタイミングを示す第１０図と
参照して説明する。
端子２４と２５に１２分の１分周器の出力であり逆位相
の関係にある信号すとＣが印加され、また端子３２には
、分局値切り換え用の制御信号りが印加される。ところ
で、制御信号りの論理レベルが時刻ｔ１において８°１
゛′になると、ＮＡＮＤゲート２６の出力ｐの論理レベ
ルが” ｏ ” 、一方、ＮＡＮＤゲート２９の出力ｑ
の論理レベルは時刻りでｕ１°′となる。これらの出力
の論理レベルの変化でＮＡＮＤゲート３４の出力ｊ′は
時刻ｔ２で初期の論理レベル゛′Ｏ°′からパ１″へ変
化する。一方ＮＡＮＤゲート３６の出力に′は時刻ｔ３
で初期の論理レベル“１゛′から１°０゛″へ変化する
。したがって、出力ｊ′とに′の双方が１°′となる期
間Ｔ４（ｔ２〜ｔ３）が生１れる。ところで、この期間
Ｔ４では、信号すが′°１”、一方、信号Ｃが′°Ｏ゛
であり・このため・出ツノＪ′とに′でＩ制御されるＡ
ＮＤゲート（選択ゲー１−）２８と３１の出力ｍ’およ
び１′ の論理レベルは１゛′および０″となり、これ
ら全入力とするＮＯＲゲート３６の出力端子３７に生じ
る出力ｄの論理レベルは０″となる。
の関係にある信号すとＣが印加され、また端子３２には
、分局値切り換え用の制御信号りが印加される。ところ
で、制御信号りの論理レベルが時刻ｔ１において８°１
゛′になると、ＮＡＮＤゲート２６の出力ｐの論理レベ
ルが” ｏ ” 、一方、ＮＡＮＤゲート２９の出力ｑ
の論理レベルは時刻りでｕ１°′となる。これらの出力
の論理レベルの変化でＮＡＮＤゲート３４の出力ｊ′は
時刻ｔ２で初期の論理レベル゛′Ｏ°′からパ１″へ変
化する。一方ＮＡＮＤゲート３６の出力に′は時刻ｔ３
で初期の論理レベル“１゛′から１°０゛″へ変化する
。したがって、出力ｊ′とに′の双方が１°′となる期
間Ｔ４（ｔ２〜ｔ３）が生１れる。ところで、この期間
Ｔ４では、信号すが′°１”、一方、信号Ｃが′°Ｏ゛
であり・このため・出ツノＪ′とに′でＩ制御されるＡ
ＮＤゲート（選択ゲー１−）２８と３１の出力ｍ’およ
び１′ の論理レベルは１゛′および０″となり、これ
ら全入力とするＮＯＲゲート３６の出力端子３７に生じ
る出力ｄの論理レベルは０″となる。
一方、信号りの論理レベルの変化する時刻ｔ１に大幅な
遅れが生じた場合のタイミングチャートを第１１図に示
す０図示するように、信号すの変化する時刻ｔ１に遅れ
が生じ、ｔｌが時刻ｔ２とｔ３の間にずれ込んだ場合で
あるが、本発明の信号選択回路では、時刻ｔ３まではＮ
ＡＮＤゲート３６の出力に′が１″′に保持され、また
、ＮＡＮＤゲート３４の出力ｊ′が時刻ｔ１から′°１
°”となるため双方の論理レベルが”１°′となる期間
Ｔ４（ｔ１〜ｔ３）がやはり生寸れる。すなわち、この
期間も出力ｄは０゛となる。このため、第８図で示した
ような出力ｄの論理レベルの変化が生じることはなく、
２Ｎ、２Ｎ−１−１の分局動作が正しく実効される。
遅れが生じた場合のタイミングチャートを第１１図に示
す０図示するように、信号すの変化する時刻ｔ１に遅れ
が生じ、ｔｌが時刻ｔ２とｔ３の間にずれ込んだ場合で
あるが、本発明の信号選択回路では、時刻ｔ３まではＮ
ＡＮＤゲート３６の出力に′が１″′に保持され、また
、ＮＡＮＤゲート３４の出力ｊ′が時刻ｔ１から′°１
°”となるため双方の論理レベルが”１°′となる期間
Ｔ４（ｔ１〜ｔ３）がやはり生寸れる。すなわち、この
期間も出力ｄは０゛となる。このため、第８図で示した
ような出力ｄの論理レベルの変化が生じることはなく、
２Ｎ、２Ｎ−１−１の分局動作が正しく実効される。
発明の効果
以」二説明した本発明の信号選択回路を用いて分局装置
を構成するならば、上記の２Ｎ分周ならびに（２Ｎ＋１
）分局のだめの動作の実行に際［７て、先ず、２分の１
分周器によって入力信号が２分周させるため、その出力
をどのようなタイミングで切りかえても（２Ｎ＋１）分
局が可能になり、分周装置の周波線上限は、固定分周器
のそれと同じまで高めることができ、したがって、固定
分局器と同じ周波線上限まで安定に動作する係数切換分
局装置が実現される。
を構成するならば、上記の２Ｎ分周ならびに（２Ｎ＋１
）分局のだめの動作の実行に際［７て、先ず、２分の１
分周器によって入力信号が２分周させるため、その出力
をどのようなタイミングで切りかえても（２Ｎ＋１）分
局が可能になり、分周装置の周波線上限は、固定分周器
のそれと同じまで高めることができ、したがって、固定
分局器と同じ周波線上限まで安定に動作する係数切換分
局装置が実現される。
なお、以上の説明では、２Ｎならびに（２Ｎ＋１）分周
の場合を例示したが、本発明はＭ、ＮならびにＭ・（Ｎ
＋ｏ、ｓ）の一般式であられされる切りかえ分周に適用
可能である。
の場合を例示したが、本発明はＭ、ＮならびにＭ・（Ｎ
＋ｏ、ｓ）の一般式であられされる切りかえ分周に適用
可能である。
第１図は固定分周器を用いて構成した可変分周装置のブ
ロック図、第２図はスワロカウンタ方式の可変分周装置
を示すブロック図、第３図は本発明にかかる信号選択回
路を用いて構成される分局装置の構成を示すブロック図
、第４図および第６図は第３図で示す分周装置により２
Ｎ分周ならびに（２Ｎ＋１）分周の動作が実行されると
きの各部の信号波形とタイミングを示す図、第６図は本
発明による改善の対象となる信号選択回路の具体て東で
１．ｉｔ 的な回路構成を示す図、第７図および第８図旨ｉ−６図
で示す信号選択回路の（２Ｎ＋１ ）分周動作時の期間
Ｔ２近傍における各部の信号波形台、タイミングを示す
図、第９図は本発明の信号選択回路の回路構成を示す図
、第１しよび第１１図午口 ９図で示す信号選択回路の（２Ｎ−１−１）分周動作時
の期間Ｔ４近傍における各部の信号波形台、タイミング
を示す図である。 １・・・・・・固定分周器、２・・・・・・可変分局器
、３・・・・・・入力端子、４・・・・・・出力端子、
６・・・・・・係数切換分周器、６・・・・・・補助分
周器、７・・・・・・ラッチ回路、８・・・・・・主可
変分局器、９・・・・・・２分の１分周器、１Ｑ・・・
・・・信号選択回路部、１１・・・・・・Ｎ分の１分周
器、１２・・・・・・制御信号印加端子、１３・・・・
・・選択制御回路部、１４〜１８．３６・・・・・・Ｎ
ＯＲゲート、１９，３３・・・・・・インバータ、２０
，２１．２４．２６・・・・・・逆相関係にあるパルス
の印加端子、２２，３２・・・・・・分周値切り換え用
の制御信号印加端子、２３，３７・・・・・・信号出力
端子、２６．２７．２９．３０，３４゜３６・・・・・
・ＮＡＮＤゲー）、２８．３１・・・・・・アンドゲー
ト。
ロック図、第２図はスワロカウンタ方式の可変分周装置
を示すブロック図、第３図は本発明にかかる信号選択回
路を用いて構成される分局装置の構成を示すブロック図
、第４図および第６図は第３図で示す分周装置により２
Ｎ分周ならびに（２Ｎ＋１）分周の動作が実行されると
きの各部の信号波形とタイミングを示す図、第６図は本
発明による改善の対象となる信号選択回路の具体て東で
１．ｉｔ 的な回路構成を示す図、第７図および第８図旨ｉ−６図
で示す信号選択回路の（２Ｎ＋１ ）分周動作時の期間
Ｔ２近傍における各部の信号波形台、タイミングを示す
図、第９図は本発明の信号選択回路の回路構成を示す図
、第１しよび第１１図午口 ９図で示す信号選択回路の（２Ｎ−１−１）分周動作時
の期間Ｔ４近傍における各部の信号波形台、タイミング
を示す図である。 １・・・・・・固定分周器、２・・・・・・可変分局器
、３・・・・・・入力端子、４・・・・・・出力端子、
６・・・・・・係数切換分周器、６・・・・・・補助分
周器、７・・・・・・ラッチ回路、８・・・・・・主可
変分局器、９・・・・・・２分の１分周器、１Ｑ・・・
・・・信号選択回路部、１１・・・・・・Ｎ分の１分周
器、１２・・・・・・制御信号印加端子、１３・・・・
・・選択制御回路部、１４〜１８．３６・・・・・・Ｎ
ＯＲゲート、１９，３３・・・・・・インバータ、２０
，２１．２４．２６・・・・・・逆相関係にあるパルス
の印加端子、２２，３２・・・・・・分周値切り換え用
の制御信号印加端子、２３，３７・・・・・・信号出力
端子、２６．２７．２９．３０，３４゜３６・・・・・
・ＮＡＮＤゲー）、２８．３１・・・・・・アンドゲー
ト。
Claims (1)
- 逆位相関係にある２種のパルスが各一方の入力端子に印
加さ扛、分周値切り換え用の制御信号および同制御信号
を位相反転した制御信号が各他方の入力端子に印加さｎ
る第１および第２の論理積回路と、各出力端子が互いの
第１入力端子に結合さｎ１前記第１および第２の論理積
回路の出力端子が各第２入力端子に結合さ扛る３人力形
の第３および第４の論理積回路と、前記２種のパルスが
各一方の入力端子に印加さ扛、各他方の入力端子が前記
第３および第４の論理積回路の出力端子に結合さ扛ると
ともに、出力端子が同第３および第４の論理積回路の各
第３入力端子に結合さ扛る第６および第６の論理積回路
と、前記２種のパルスが各入力端子に入力さｎ１前記第
３および第４の論理積回路の出力信号が各制御端子に結
合され、前記２種のパルスの通過を制御する第１および
第２０制御ゲートと、これらの出力端子が入力端子に結
合さ扛る論理和回路とを具備すること全特徴とする信号
選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15834983A JPS6048617A (ja) | 1983-08-29 | 1983-08-29 | 信号選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15834983A JPS6048617A (ja) | 1983-08-29 | 1983-08-29 | 信号選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6048617A true JPS6048617A (ja) | 1985-03-16 |
Family
ID=15669702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15834983A Pending JPS6048617A (ja) | 1983-08-29 | 1983-08-29 | 信号選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048617A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6911502B2 (en) | 2001-02-23 | 2005-06-28 | Noveon Ip Holdings Corp. | Polyurethane elastomeric fiber and process for making the fiber |
| JP2005276732A (ja) * | 2004-03-26 | 2005-10-06 | Audio Technica Corp | ケーブル |
| US7357889B2 (en) | 2003-04-09 | 2008-04-15 | Lubrizol Advanced Materials, Inc. | Melt spun TPU fibers and process |
-
1983
- 1983-08-29 JP JP15834983A patent/JPS6048617A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6911502B2 (en) | 2001-02-23 | 2005-06-28 | Noveon Ip Holdings Corp. | Polyurethane elastomeric fiber and process for making the fiber |
| US7357889B2 (en) | 2003-04-09 | 2008-04-15 | Lubrizol Advanced Materials, Inc. | Melt spun TPU fibers and process |
| JP2005276732A (ja) * | 2004-03-26 | 2005-10-06 | Audio Technica Corp | ケーブル |
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