JPS605622A - クロツク信号発生装置 - Google Patents
クロツク信号発生装置Info
- Publication number
- JPS605622A JPS605622A JP58113776A JP11377683A JPS605622A JP S605622 A JPS605622 A JP S605622A JP 58113776 A JP58113776 A JP 58113776A JP 11377683 A JP11377683 A JP 11377683A JP S605622 A JPS605622 A JP S605622A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- clock
- flop
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はスタート、/ホールド制御ijJ’能なりロッ
ク信号発生装置に関するもので−しる。
ク信号発生装置に関するもので−しる。
恢来のこの種装置とし’CI、第1図に示すものがあっ
た。図において(1)はデー「ジクル機器の基準タイミ
ングとなるクロック信号発生i+tにおいて。
た。図において(1)はデー「ジクル機器の基準タイミ
ングとなるクロック信号発生i+tにおいて。
クロック信号発生装置自身の基準り「tツクを元生する
発振器、(2)はクロック発振器(1)出力の整数分の
1を出力する分周器、(6)は前記発振器(1)の出力
をクロック入力とし、外部からのスタートコマンドとホ
ールドコマンドを記憶するフリップフロップ、(7)は
前記分周器(2)の出力を前記フリップフロップ(6)
の出力との論理積を出力するAND回路であるー 次に動作について第1図に従い説明する。
発振器、(2)はクロック発振器(1)出力の整数分の
1を出力する分周器、(6)は前記発振器(1)の出力
をクロック入力とし、外部からのスタートコマンドとホ
ールドコマンドを記憶するフリップフロップ、(7)は
前記分周器(2)の出力を前記フリップフロップ(6)
の出力との論理積を出力するAND回路であるー 次に動作について第1図に従い説明する。
発振器(1)はクロック信号発生装置において必要とす
る基準クロックを出力する。分周器(2)は基準クロッ
ク(Xl)の部分の1を出力し第2のクロックとなる。
る基準クロックを出力する。分周器(2)は基準クロッ
ク(Xl)の部分の1を出力し第2のクロックとなる。
フリップフロップ(6)は外部からのスタートコマンド
とホールトコマンドを記憶し、フリップフロップ(6)
の出力は分周器(2)の出力とAND回路(7)により
論理積をとり第1のクロックのスタート/ホールト信号
(Xl)となる。
とホールトコマンドを記憶し、フリップフロップ(6)
の出力は分周器(2)の出力とAND回路(7)により
論理積をとり第1のクロックのスタート/ホールト信号
(Xl)となる。
従来の装置は以上のように構成されているので。
分周器出力のクロックのデユーティが固定され。
5TART時に第1のクロックにひげ状のスパイクが発
生し、スタート4−ルト時にはパルス巾が縮まり、さら
にAND回路(7)の遅延により第1のクロックと第2
のクロックの位相か合わl、(“いという欠点があった
。第2図はこれらの欠点を示Jための図である。第2図
中の符号は第1図の相当部の信号を示している。以下第
2図についてi見間する。(Xl)は基準クロックで(
X2)は基準クロックを6分の1に分周した出力を出す
。(X3)のター1ミンク′でスタートコマンドが送り
出された当合(X5)の時刻t2に示したひげ状のスパ
イクか発生ずる。またスタート/ホールトコマンドが送
り出された場合には(X5)の時刻t1に示すようにパ
ルスl〕が51jまり1次段に接続する他の回路の誤動
作の原因、と1.cる。最長出力(X5)と(X6)の
位相&J、AND回路の遅延のためにクロックの位相が
ずれている。
生し、スタート4−ルト時にはパルス巾が縮まり、さら
にAND回路(7)の遅延により第1のクロックと第2
のクロックの位相か合わl、(“いという欠点があった
。第2図はこれらの欠点を示Jための図である。第2図
中の符号は第1図の相当部の信号を示している。以下第
2図についてi見間する。(Xl)は基準クロックで(
X2)は基準クロックを6分の1に分周した出力を出す
。(X3)のター1ミンク′でスタートコマンドが送り
出された当合(X5)の時刻t2に示したひげ状のスパ
イクか発生ずる。またスタート/ホールトコマンドが送
り出された場合には(X5)の時刻t1に示すようにパ
ルスl〕が51jまり1次段に接続する他の回路の誤動
作の原因、と1.cる。最長出力(X5)と(X6)の
位相&J、AND回路の遅延のためにクロックの位相が
ずれている。
この発明は上記のような従来のものの欠点を除去するも
ので、一実施例を第3図に示す。以下第3図について説
明する。図において、 (nu−クロック信号発生装置
自身の基準クロックを発生する発振器、 (2+&お琴
振器(11の出力を整数分の、1に分周し。
ので、一実施例を第3図に示す。以下第3図について説
明する。図において、 (nu−クロック信号発生装置
自身の基準クロックを発生する発振器、 (2+&お琴
振器(11の出力を整数分の、1に分周し。
外部からのプリセットデータによりデユーティをoJ変
できる分周器、 (5a)は分周器(2)の出力とクロ
ック信号発生装置自身の基準クロックとの同期をとるた
めのレジスタ、(4)は制御入力が論理”1”のときに
分周器(2)の出力を選択し、論理゛0”のとぎに1/
ジスタ(3b)の出力を選択するセレクタ、(5)は分
周器(2)の出力を波頭微分するための波頭微分回路、
’ t、’ 6 a、 )&’;L外部からのスタート
コマンドな記憶しでぶ5<ソリツブフロップ、 (6b
)は外部からのホール]・コマンドを記憶しておくフリ
ップフロップ。
できる分周器、 (5a)は分周器(2)の出力とクロ
ック信号発生装置自身の基準クロックとの同期をとるた
めのレジスタ、(4)は制御入力が論理”1”のときに
分周器(2)の出力を選択し、論理゛0”のとぎに1/
ジスタ(3b)の出力を選択するセレクタ、(5)は分
周器(2)の出力を波頭微分するための波頭微分回路、
’ t、’ 6 a、 )&’;L外部からのスタート
コマンドな記憶しでぶ5<ソリツブフロップ、 (6b
)は外部からのホール]・コマンドを記憶しておくフリ
ップフロップ。
(78)は波頭微分回路(5)とフリップフロップ(6
a)との論理積な出力する第1のAND回路、 (6b
)は波頭イ國分IP回路(5)の出力とフリップフロッ
プ(6b)との論理4−1を出力する第2のAND回路
、 (6C)は第1のAND回路(7a)の出力と第2
のAND回路(7b)の出力を記憶して」6くためのフ
リップフロップである。
a)との論理積な出力する第1のAND回路、 (6b
)は波頭イ國分IP回路(5)の出力とフリップフロッ
プ(6b)との論理4−1を出力する第2のAND回路
、 (6C)は第1のAND回路(7a)の出力と第2
のAND回路(7b)の出力を記憶して」6くためのフ
リップフロップである。
次にHjij作について説明する。発振器(1)はクロ
ック信号発生装置内の基準クロックを発生ずる。プリセ
ットデータにより分周数を設定された分周器(2+ &
′、l、発振器出力を整数分の1に分周する。波頭微分
回路(5)は分周器(2)の出力を波頭微分するQ第1
のAND回路(7a)はスタートコマンドを配憶してい
るフリップフロップ(6a)の出力と波頭微分回路(5
)の出力との論理積を出力する。波頭微分回路(5)の
出力との論理積をとることによりセレクタ回路(4)へ
の制御信号は分周器(2)の出力uHnの時に出力され
るので、レジスタ(3b)の出力である第2のクロック
と、レジスタ(5a)の出力であるの1のクロックは位
相がそろう。北1)2のAND回1’!1j(zのはホ
ールトコマンドを記憶しているフリップフロップ(6b
)の出力と波頭微分回路の出力との論理積を出力する。
ック信号発生装置内の基準クロックを発生ずる。プリセ
ットデータにより分周数を設定された分周器(2+ &
′、l、発振器出力を整数分の1に分周する。波頭微分
回路(5)は分周器(2)の出力を波頭微分するQ第1
のAND回路(7a)はスタートコマンドを配憶してい
るフリップフロップ(6a)の出力と波頭微分回路(5
)の出力との論理積を出力する。波頭微分回路(5)の
出力との論理積をとることによりセレクタ回路(4)へ
の制御信号は分周器(2)の出力uHnの時に出力され
るので、レジスタ(3b)の出力である第2のクロック
と、レジスタ(5a)の出力であるの1のクロックは位
相がそろう。北1)2のAND回1’!1j(zのはホ
ールトコマンドを記憶しているフリップフロップ(6b
)の出力と波頭微分回路の出力との論理積を出力する。
波頭微分回路(5)の出力とソリツブフロップ(6b)
の出力との論理積をと石ことによりセレクタ回路(4)
への制御信号は分周器(2)の出力”I+’″の時に出
力されるのでレジスタ(3b)の出力とレジスタ(5a
)の出力は同相となる。
の出力との論理積をと石ことによりセレクタ回路(4)
への制御信号は分周器(2)の出力”I+’″の時に出
力されるのでレジスタ(3b)の出力とレジスタ(5a
)の出力は同相となる。
第4図は第3図の各部の信号を示す図である。
第4図中の符号は第3図の相当部分の信号を示1゜てい
る、 以上のように、この発明によれは、クロック出力にその
値をホールドできるレジスタと通常のレジスタを設け、
そのホールド制御タイミングなりロックの波頭微分回路
を用いて同期化することに」:つてスタート/ホールト
制御L=J’能なりロックの位相のずれや不要なパルス
の発生を防止できるという効果かある。
る、 以上のように、この発明によれは、クロック出力にその
値をホールドできるレジスタと通常のレジスタを設け、
そのホールド制御タイミングなりロックの波頭微分回路
を用いて同期化することに」:つてスタート/ホールト
制御L=J’能なりロックの位相のずれや不要なパルス
の発生を防止できるという効果かある。
第1図は従来のクロック信号発生装置1筐を示す図。
第2図は第1図の各部の信号の911を示す図、第3図
はこの発明の一実施例のクロック信号発生装置ハ”であ
る。第4図は第3図の各部の・1占号のヒ11を示す図
である。
はこの発明の一実施例のクロック信号発生装置ハ”であ
る。第4図は第3図の各部の・1占号のヒ11を示す図
である。
Claims (1)
- 【特許請求の範囲】 テイジタル機器の基準タイミングを発生するクロック信
号発生装置において、クロック信号発生装置自身の基準
クロックを発生亨る発振器と、前記基準クロックを分周
し分周値をプリセット可能な分周器と、この分周器の出
力を入力し、第1のクロック出力を出力する第1のレジ
スタと、第1の入力端と第2の入力端及び制御入力端を
有し。 制御入力が論理″1”のときに第1の大刀信号を出力し
制御入力が論理”0”のときに第20入カ信号を出力す
るセレクタと、このセレクタの出力を入力し第2のクロ
ック出力を出力する第2のレジスタと、前記分周器の出
力を前記セレクタの第1の入力端へ、また第2のクロッ
クを前記セレクタの第2の入力端へ与える手段と、前記
分周器の出力を入力し、その波頭(または波尾)を微分
する波頭(波尾)微分回路と、外部からのスタートコマ
ンドを記憶する第1のフリップフロップと、外部か1つ
のホールトコマンドを記1,4する第2の7リツプフロ
ツプと、前記波頭(波尾) 6’(分回路出力と前記第
1のフリップフロップの論理積を出力し第1のフリップ
フロップをリセットする第1のAND回路と、前記波頭
(波尾)微分回路出力と前記第2のソリツブフロップの
論理積を出力し、第2のフリップフロップをリセットす
る第2のAND回路と、第1のAND回路出力でセット
され、第2のAND回路出力でリセットされる第3のフ
リップフロップと、この第3のフリップフロップ出力を
前記セレクタの制御人カー\与える手段を倫えたことを
特徴とするクロック信号発生装餡。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58113776A JPS605622A (ja) | 1983-06-24 | 1983-06-24 | クロツク信号発生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58113776A JPS605622A (ja) | 1983-06-24 | 1983-06-24 | クロツク信号発生装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS605622A true JPS605622A (ja) | 1985-01-12 |
Family
ID=14620824
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58113776A Pending JPS605622A (ja) | 1983-06-24 | 1983-06-24 | クロツク信号発生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS605622A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4828773A (en) * | 1987-10-14 | 1989-05-09 | Exxon Research And Engineering Company | Highly aromatic anisotropic polyurea/urethane membranes and their use for the separation of aromatics from non-aromatics |
-
1983
- 1983-06-24 JP JP58113776A patent/JPS605622A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4828773A (en) * | 1987-10-14 | 1989-05-09 | Exxon Research And Engineering Company | Highly aromatic anisotropic polyurea/urethane membranes and their use for the separation of aromatics from non-aromatics |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2745869B2 (ja) | 可変クロック分周回路 | |
US5786715A (en) | Programmable digital frequency multiplier | |
US6049236A (en) | Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies | |
JPH0556085A (ja) | インターフエイス回路 | |
JPS62245814A (ja) | パルス回路 | |
JPS605622A (ja) | クロツク信号発生装置 | |
US4741005A (en) | Counter circuit having flip-flops for synchronizing carry signals between stages | |
JPH03163908A (ja) | クロツク信号遅延回路 | |
JP2988360B2 (ja) | クロック生成回路 | |
JPH0282812A (ja) | クロック切換方式 | |
JPH0879029A (ja) | 4相クロツクパルス発生回路 | |
JPH01268309A (ja) | 二相クロツクジエネレータ | |
JPS62191910A (ja) | クロツク制御方式 | |
JPH0277914A (ja) | 多相クロック発生回路 | |
JP2543108B2 (ja) | 同期パルス発生装置 | |
JPH05108196A (ja) | クロツクパルス切換回路 | |
JPS63253715A (ja) | クロツク発生回路 | |
JPH01290013A (ja) | 非同期クロツク選択同期化回路 | |
JP2665257B2 (ja) | クロック乗せ換え回路 | |
JPH0654423B2 (ja) | 表示制御装置 | |
JPH04160818A (ja) | 分周装置 | |
JPH02292613A (ja) | N倍周期クロック生成方式および回路ならびに情報処理システム | |
JPH1197988A (ja) | クロック切換回路 | |
JPH01317020A (ja) | クロック周波数切換方式 | |
JPS63106029A (ja) | 同期制御回路 |