JPH01290013A - 非同期クロツク選択同期化回路 - Google Patents
非同期クロツク選択同期化回路Info
- Publication number
- JPH01290013A JPH01290013A JP63119224A JP11922488A JPH01290013A JP H01290013 A JPH01290013 A JP H01290013A JP 63119224 A JP63119224 A JP 63119224A JP 11922488 A JP11922488 A JP 11922488A JP H01290013 A JPH01290013 A JP H01290013A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output
- flip
- flop
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005764 inhibitory process Effects 0.000 claims 1
- 230000010355 oscillation Effects 0.000 abstract description 4
- 230000002401 inhibitory effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004069 differentiation Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は非同期信号の同期化に係シ、特に複数の非同期
クロックを選択して用いるデジタル回路における非同期
クロック選択同期化回路に関するものである。
クロックを選択して用いるデジタル回路における非同期
クロック選択同期化回路に関するものである。
従来、この種の非同期信号の同期化回路は、フリップ７
０ツブにデータ入力とクロック信号が同時に入力した場
合、フリップフロップの出力が発振する現象を呈するた
め、フリップフロップを２段に直列接続して、非同期信
号を同期化していた。
０ツブにデータ入力とクロック信号が同時に入力した場
合、フリップフロップの出力が発振する現象を呈するた
め、フリップフロップを２段に直列接続して、非同期信
号を同期化していた。
上述した従来の同期化回路はフリップフロップを２段用
いるようになっているので、回路構成が複雑で大きくな
シ、また、フリップ７０ツブを２段に直列接続するため
、同期化時間に多くの時間がかかるという課題があった
。
いるようになっているので、回路構成が複雑で大きくな
シ、また、フリップ７０ツブを２段に直列接続するため
、同期化時間に多くの時間がかかるという課題があった
。
本発明の非同期クロック選択同期化回路は、第１のクロ
ックおよび第２のクロックの２つの非同期クロックが入
力されるデジタル回路において、クロックを選択する選
択信号が上記第１のクロツりから上記第２のクロックに
選択を変更する際、上記選択信号と出力クロックで微分
パルスを生成する手段と、上記微分パルス論理「１」と
上記第１のりｐツクの立下夛を用いてその第１のクロッ
クの出力を許可するフリップフロップを禁止しこのフリ
ップフロップの禁止信号と上記第２のクロックの立下り
でその第２のクロックの出力を禁止していたフリップフ
ロップを許可しクロックの切換を行う手段を備えてガる
ものである。
ックおよび第２のクロックの２つの非同期クロックが入
力されるデジタル回路において、クロックを選択する選
択信号が上記第１のクロツりから上記第２のクロックに
選択を変更する際、上記選択信号と出力クロックで微分
パルスを生成する手段と、上記微分パルス論理「１」と
上記第１のりｐツクの立下夛を用いてその第１のクロッ
クの出力を許可するフリップフロップを禁止しこのフリ
ップフロップの禁止信号と上記第２のクロックの立下り
でその第２のクロックの出力を禁止していたフリップフ
ロップを許可しクロックの切換を行う手段を備えてガる
ものである。
し作 用］
本発明においては、非同期クロックを出力に影響させず
に最少の時間と最少の回路で切換える。
に最少の時間と最少の回路で切換える。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示すブロック図である。
図において、１０は第１のクロック、１１は第２のクロ
ック、２０はクロックを選択する選択信号（クロック選
択信−ｑ）、２１はこのクロック選択信号２０の反転信
号である。
ック、２０はクロックを選択する選択信号（クロック選
択信−ｑ）、２１はこのクロック選択信号２０の反転信
号である。
１．２はそれぞれ微分回路で、この微分回路１．２はク
ロックを選択する選択信号が第１のクロック１０から第
２のクロック１１に選択を変更する場合、選択信号と出
力クロックで微分パルスを生成する手段を構成している
。
ロックを選択する選択信号が第１のクロック１０から第
２のクロック１１に選択を変更する場合、選択信号と出
力クロックで微分パルスを生成する手段を構成している
。
３は第１のクロック選択フリップフロップ（以下、フリ
ップフロップと呼称する）、４は第２のクロック選択フ
リップフロップ（以下、フリップフロップと呼称する）
、５はクロック選択信号２゜とフリップフロップ４のＱ
出力を入力とするアンドゲート、６はクロック選択信号
２ｏの反転信号２１とフリップフロップ３のＱ出力を入
力とするアンドゲート、７は第１のクロック１０とフリ
ップフロップ３のＱ出力を入力とするナントゲート、８
は第２のクロック１１とフリップフロップ４のＱ出力を
入力とするナントゲート、９けナントゲート７の出力と
ナントゲート８の出力を入力とするナントゲートで、こ
れらは微分パルス論理「１」と第１のクロック１０の立
下りを用いて第１のクロック１０の出力を許可するフリ
ップフロップを禁止し、このフリップフロップの禁止信
号と第２のクロック１１の立下りでその第２のクロック
の出力を禁止していたフリップフロップを許可しクロッ
クの切換を行う手段を構成している。
ップフロップと呼称する）、４は第２のクロック選択フ
リップフロップ（以下、フリップフロップと呼称する）
、５はクロック選択信号２゜とフリップフロップ４のＱ
出力を入力とするアンドゲート、６はクロック選択信号
２ｏの反転信号２１とフリップフロップ３のＱ出力を入
力とするアンドゲート、７は第１のクロック１０とフリ
ップフロップ３のＱ出力を入力とするナントゲート、８
は第２のクロック１１とフリップフロップ４のＱ出力を
入力とするナントゲート、９けナントゲート７の出力と
ナントゲート８の出力を入力とするナントゲートで、こ
れらは微分パルス論理「１」と第１のクロック１０の立
下りを用いて第１のクロック１０の出力を許可するフリ
ップフロップを禁止し、このフリップフロップの禁止信
号と第２のクロック１１の立下りでその第２のクロック
の出力を禁止していたフリップフロップを許可しクロッ
クの切換を行う手段を構成している。
第２図は第１図の動作説明に供するタイムチャートで、
第１図の回路の動作状態を表わすタイミングチャートを
示す。この第２図において、（ａ）は第１のクロック１
０を示したものであム（ｂ）は第２のクロック１１、（
ｃ）はクロック選択信号２０、（ｄ）はクロック選択信
号２００反１信号２１ 、（ｅ）は微分回路１の出力信
号１００、（ｆ）は微分回路２の出力信号１０１、（Ｓ
’）はフリップフロップ３の出力信号２００、（ｈ）は
フリップフロップ４の出力信号２０１、（ｉ）は選択後
の出力であるクロック信号３００を示したものである。
第１図の回路の動作状態を表わすタイミングチャートを
示す。この第２図において、（ａ）は第１のクロック１
０を示したものであム（ｂ）は第２のクロック１１、（
ｃ）はクロック選択信号２０、（ｄ）はクロック選択信
号２００反１信号２１ 、（ｅ）は微分回路１の出力信
号１００、（ｆ）は微分回路２の出力信号１０１、（Ｓ
’）はフリップフロップ３の出力信号２００、（ｈ）は
フリップフロップ４の出力信号２０１、（ｉ）は選択後
の出力であるクロック信号３００を示したものである。
そして、Ａ、Ｂ、Ｃは非同期信号を同期化したタイミン
グを示し、発振する可能性がある部分を示す。
グを示し、発振する可能性がある部分を示す。
つぎに第１図に示す実施例の動作を第２図を参照して説
明する。
明する。
まず、始めに第１のクロック１０（第２図（ａ）参照）
が選択されていて、クロック選択信号２０（第２図（ｃ
）参照）が論理「０」とたり第２のクロック１１（第２
図（ｂ）参照）を選択しようとすると、クロック選択信
号２０の反転信号２１（第２図（ｄ）参照）は微分回路
１に入シ、その出力信号１００（第２図（ｅ）参照）は
論理ｒｌＪとなる。このとき、非同期信号の同期化Ａが
実行されるが、この信号はフリップフロップ３に入力す
る信号のため選択後の出力であるクロック信号３００（
第２図（ｉ）参照）には影竹しない。このとき、フリッ
プフロッグ３の入力Ｊ、にはｒｌＪ、ｒＯＪとなるため
、第１のクロック１０の立下シ信号でフリップフロップ
３の出力信号２００ （第２図（Ｐ）参照）は反転する
。そして、このとき、非同期信号の同期化Ｂが実行され
るが、第１のクロック１０は「０」のためナントゲート
７の出力は影響されず、選択後の出力であるクロック信
号３００にも影響しない。
が選択されていて、クロック選択信号２０（第２図（ｃ
）参照）が論理「０」とたり第２のクロック１１（第２
図（ｂ）参照）を選択しようとすると、クロック選択信
号２０の反転信号２１（第２図（ｄ）参照）は微分回路
１に入シ、その出力信号１００（第２図（ｅ）参照）は
論理ｒｌＪとなる。このとき、非同期信号の同期化Ａが
実行されるが、この信号はフリップフロップ３に入力す
る信号のため選択後の出力であるクロック信号３００（
第２図（ｉ）参照）には影竹しない。このとき、フリッ
プフロッグ３の入力Ｊ、にはｒｌＪ、ｒＯＪとなるため
、第１のクロック１０の立下シ信号でフリップフロップ
３の出力信号２００ （第２図（Ｐ）参照）は反転する
。そして、このとき、非同期信号の同期化Ｂが実行され
るが、第１のクロック１０は「０」のためナントゲート
７の出力は影響されず、選択後の出力であるクロック信
号３００にも影響しない。
また、フリップフロッグ３の出力信号２００がｒＯＪに
なるため第１のクロック１０の出力は以後禁止される。
なるため第１のクロック１０の出力は以後禁止される。
つぎに、フリップフロップ３の出力信号２００が「０」
になると、アンドゲート６の出力が１１」とａｂフリッ
プフロップ４の入力Ｊ、には「０」。
になると、アンドゲート６の出力が１１」とａｂフリッ
プフロップ４の入力Ｊ、には「０」。
「１」となυ、第２のクロック１１（第２図伽）参照）
の立下多信号でフリップフロップ４の出力信号２０１（
第２図（ｈ）参照）は反転する。このとき、非同期信号
の同期化Ｃが実行されるが、第２のクロック１１は「０
」のためナントゲート８の出力は影響されず、選択後の
出力であるクロック信号３００にも影響しない。また、
フリップフロップ４の出力信号２０１ が「１」となる
ため第２のクロック１１の出力は以降の信号から選択後
の出力であるクロック信号３００ に出力される。
の立下多信号でフリップフロップ４の出力信号２０１（
第２図（ｈ）参照）は反転する。このとき、非同期信号
の同期化Ｃが実行されるが、第２のクロック１１は「０
」のためナントゲート８の出力は影響されず、選択後の
出力であるクロック信号３００にも影響しない。また、
フリップフロップ４の出力信号２０１ が「１」となる
ため第２のクロック１１の出力は以降の信号から選択後
の出力であるクロック信号３００ に出力される。
そして、このとき、選択後の出力であるクロック信号３
００に出力したクロックは微分回路１に入り、この微分
回路１の出力信号１００をリセットし、微分パルスをつ
くる。
００に出力したクロックは微分回路１に入り、この微分
回路１の出力信号１００をリセットし、微分パルスをつ
くる。
以上説明したように、本発明は、非同期クロックを出力
に影響させずに最少の時間と最少の回路で切換えること
を実現することができる。
に影響させずに最少の時間と最少の回路で切換えること
を実現することができる。
以上説明したように本発明は、非同期クロックを出力に
影響させずに最少の時間と最少の回路で切換えることに
よシ、２個以上の非同期クロックを使用するデジタル回
路においても、幅の狭い障害の要因となるパルスや発振
を防ぎ安全、ＩＩ実な動作を行うことができる効果があ
る。
影響させずに最少の時間と最少の回路で切換えることに
よシ、２個以上の非同期クロックを使用するデジタル回
路においても、幅の狭い障害の要因となるパルスや発振
を防ぎ安全、ＩＩ実な動作を行うことができる効果があ
る。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作説明に供するタイムチャートである。 １．２・φ・・微分回路、３，４・・・・フリップフロ
ップ、５１６・・・・アンドゲート、Ｔ〜９−・・９ナ
ントゲート。
第１図の動作説明に供するタイムチャートである。 １．２・φ・・微分回路、３，４・・・・フリップフロ
ップ、５１６・・・・アンドゲート、Ｔ〜９−・・９ナ
ントゲート。
Claims (1)
- 第１のクロックおよび第２のクロックの２つの非同期ク
ロックが入力されるデジタル回路において、クロックを
選択する選択信号が前記第１のクロックから前記第２の
クロックに選択を変更する際、前記選択信号と出力クロ
ックで微分パルスを生成する手段と、前記微分パルス論
理「１」と前記第１のクロックの立下りを用いて該第１
のクロックの出力を許可するフリップフロップを禁止し
このフリップフロップの禁止信号と前記第２のクロック
の立下りで該第２のクロックの出力を禁止していたフリ
ップフロップを許可しクロックの切換を行う手段を備え
てなることを特徴とする非同期クロック選択同期化回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63119224A JPH01290013A (ja) | 1988-05-18 | 1988-05-18 | 非同期クロツク選択同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63119224A JPH01290013A (ja) | 1988-05-18 | 1988-05-18 | 非同期クロツク選択同期化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01290013A true JPH01290013A (ja) | 1989-11-21 |
Family
ID=14756030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63119224A Pending JPH01290013A (ja) | 1988-05-18 | 1988-05-18 | 非同期クロツク選択同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01290013A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016931A (ja) * | 2006-07-03 | 2008-01-24 | Fujitsu Ltd | 半導体装置、電子機器及び同期制御方法 |
| JP2008103863A (ja) * | 2006-10-18 | 2008-05-01 | Nec Corp | クロック非同期切替装置およびノイズキャンセル回路ならびにノイズキャンセル方法およびプログラム |
| US8013637B2 (en) | 2007-03-20 | 2011-09-06 | Fujitsu Semiconductor Limited | Clock signal selection circuit |
-
1988
- 1988-05-18 JP JP63119224A patent/JPH01290013A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016931A (ja) * | 2006-07-03 | 2008-01-24 | Fujitsu Ltd | 半導体装置、電子機器及び同期制御方法 |
| JP2008103863A (ja) * | 2006-10-18 | 2008-05-01 | Nec Corp | クロック非同期切替装置およびノイズキャンセル回路ならびにノイズキャンセル方法およびプログラム |
| US8013637B2 (en) | 2007-03-20 | 2011-09-06 | Fujitsu Semiconductor Limited | Clock signal selection circuit |
| JP4790060B2 (ja) * | 2007-03-20 | 2011-10-12 | 富士通セミコンダクター株式会社 | クロック信号選択回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4970405A (en) | Clock selection circuit for selecting one of a plurality of clock pulse signals | |
| US5459855A (en) | Frequency ratio detector for determining fixed frequency ratios in a computer system | |
| EP0969350A2 (en) | Clock switching circuit | |
| JPH07147573A (ja) | 動的クロック切り換え回路 | |
| US4317053A (en) | High speed synchronization circuit | |
| JPH04319693A (ja) | タイマ入力制御回路及びカウンタ制御回路 | |
| JPS63158475A (ja) | スキヤンパス方式の論理集積回路 | |
| JPH01290013A (ja) | 非同期クロツク選択同期化回路 | |
| JPS63232615A (ja) | クロツク切替回路 | |
| US4741005A (en) | Counter circuit having flip-flops for synchronizing carry signals between stages | |
| US6320442B1 (en) | Dual clock D type flip-flop | |
| JP2586712B2 (ja) | 非同期信号選択回路 | |
| JPS6253539A (ja) | フレ−ム同期方式 | |
| JPH01116815A (ja) | クロック切換え回路 | |
| JPH0282812A (ja) | クロック切換方式 | |
| US5053651A (en) | Deglitched digital mixer circuit | |
| JPH04303219A (ja) | クロック切換回路 | |
| JPH03282805A (ja) | クロック信号切換回路 | |
| JPH01268309A (ja) | 二相クロツクジエネレータ | |
| JP2001339376A (ja) | 同期回路 | |
| JP2827517B2 (ja) | 位相同期回路 | |
| JPH05256913A (ja) | 半導体集積回路装置 | |
| JPS61285523A (ja) | クロツク切換回路 | |
| JPH06268492A (ja) | クロック切り換え回路 | |
| JPH10163821A (ja) | 初期化回路 |