JPS63232615A - クロツク切替回路 - Google Patents
クロツク切替回路Info
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- JPS63232615A JPS63232615A JP62064052A JP6405287A JPS63232615A JP S63232615 A JPS63232615 A JP S63232615A JP 62064052 A JP62064052 A JP 62064052A JP 6405287 A JP6405287 A JP 6405287A JP S63232615 A JPS63232615 A JP S63232615A
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- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
マスタクロック信号と、それを分周したクロック信号と
を切替出力させる為の切替信号を、マスククロフタ信号
に同期化させることにより、切替時にひげ状パルスが発
生しないようにしたものである。
を切替出力させる為の切替信号を、マスククロフタ信号
に同期化させることにより、切替時にひげ状パルスが発
生しないようにしたものである。
本発明は、マスタクロック信号とそれを分周したクロッ
ク信号とを切替出力するクロック信号の切替回路に関す
るものである。
ク信号とを切替出力するクロック信号の切替回路に関す
るものである。
各種のディジタル装置に於いて使用するクロック信号を
、高速のマスタクロック信号と、それを分周したクロッ
ク信号とに切替えて、動作速度等を切替えることが採用
されている。その場合に、クロック信号を切替出力して
もひげ状パルスが出力されないようにすることが要望さ
れている。
、高速のマスタクロック信号と、それを分周したクロッ
ク信号とに切替えて、動作速度等を切替えることが採用
されている。その場合に、クロック信号を切替出力して
もひげ状パルスが出力されないようにすることが要望さ
れている。
従来のクロック切替回路は、例えば、第４図に示す構成
を有するものであり、マスタクロックＭＣＬＫは、分周
回路を構成するフリップフロップ２１のクロック端子Ｃ
と、アンド回路２２とに加えれる。又リセット信号Ｒ３
Ｔがフリップフロップ２１のリセット端子Ｒに加えられ
て初期設定される。このフリップフロップ２１のｄ端子
出力がデータ端子りに加えられているので、クロック端
子Ｃに加えられたマスククロック信号ＭＣＬＫは、Ｑ端
子から１／２に分周されたクロック信号ｃＬＫとして出
力され、アンド回路２３に加えられる。
を有するものであり、マスタクロックＭＣＬＫは、分周
回路を構成するフリップフロップ２１のクロック端子Ｃ
と、アンド回路２２とに加えれる。又リセット信号Ｒ３
Ｔがフリップフロップ２１のリセット端子Ｒに加えられ
て初期設定される。このフリップフロップ２１のｄ端子
出力がデータ端子りに加えられているので、クロック端
子Ｃに加えられたマスククロック信号ＭＣＬＫは、Ｑ端
子から１／２に分周されたクロック信号ｃＬＫとして出
力され、アンド回路２３に加えられる。
又切替信号ＩＮＴは、アンド回路２２に直接、アンド回
路２３にインバータ２５を介してそれぞれ加えられる。
路２３にインバータ２５を介してそれぞれ加えられる。
従って、切替信号ＩＮＴが“１”の時は、アンド回路２
２からオア回路２４を介してマスタクロック信号ＭＣＬ
Ｋが出力端子２６から出力される。又切替信号ＩＮＴが
“０”の時は、アンド回路２３からオア回路２４を介し
て出力端子２６に分周して形成されたクロック信号ＣＬ
Ｋが出力される。
２からオア回路２４を介してマスタクロック信号ＭＣＬ
Ｋが出力端子２６から出力される。又切替信号ＩＮＴが
“０”の時は、アンド回路２３からオア回路２４を介し
て出力端子２６に分周して形成されたクロック信号ＣＬ
Ｋが出力される。
従って、切替信号ＩＮＴを“１”又は０”とすることに
より、マスタクロック信号ＭＣＬＫと、分周して形成さ
れたクロック信号ＣＬＫとを切替えて出力することがで
きる。
より、マスタクロック信号ＭＣＬＫと、分周して形成さ
れたクロック信号ＣＬＫとを切替えて出力することがで
きる。
切替信号ＩＮＴの“ｌ”から“０”又はその反対に変化
させた時のタイミングによっては、ひげ状パルスが出力
端子２６から出力されることがある。例えば、マスクク
ロック信号ＭＣＬＫの立上り直後に、切替信号ＩＮＴが
１″から０″となった時、そのマスタクロック信号ＭＣ
ＬＫが１パルス分出力される前に（クロック信号ＣＬＫ
に切替えられることになり、その時にひげ状パルスとな
る場合がある。
させた時のタイミングによっては、ひげ状パルスが出力
端子２６から出力されることがある。例えば、マスクク
ロック信号ＭＣＬＫの立上り直後に、切替信号ＩＮＴが
１″から０″となった時、そのマスタクロック信号ＭＣ
ＬＫが１パルス分出力される前に（クロック信号ＣＬＫ
に切替えられることになり、その時にひげ状パルスとな
る場合がある。
このようなひげ状パルスもｌクロツタ信号として動作す
る場合があるから、誤動作する虞れがある。
る場合があるから、誤動作する虞れがある。
本発明は、マスタクロック信号に同期して切替えを行わ
せて、ひげ状パルスの発生を防止することを目的とする
ものである。
せて、ひげ状パルスの発生を防止することを目的とする
ものである。
本発明のクロック切替回路は、切替信号をマスタクロッ
ク信号に同期化させる同期化回路を設けたもので、第１
図を参照して説明する。。
ク信号に同期化させる同期化回路を設けたもので、第１
図を参照して説明する。。
マスタクロック信号ＭＣＬＫを分周する分周回路１と、
この分周回路１により分周されたクロック信号ＣＬＫと
を切替えて出力するセレクタ２と、切替信号ＩＮＴをマ
スタクロック信号ＭＣＬＫに同期化させてセレクタ２に
加える同期化回路３とを備えたものである。
この分周回路１により分周されたクロック信号ＣＬＫと
を切替えて出力するセレクタ２と、切替信号ＩＮＴをマ
スタクロック信号ＭＣＬＫに同期化させてセレクタ２に
加える同期化回路３とを備えたものである。
同期化回路３により切替信号ＩＮＴがマスタクロック信
号ＭＣＬＫに同期化されてセレクタ２に加えられるので
、セレクタ２に於けるマスククロック信号ＭＣＬＫと、
それを分周して形成されたクロック信号ＣＬＫとを切替
えて出力する時に、同期して切替えられるから、ひげ状
パルスが発生することはなくなる。
号ＭＣＬＫに同期化されてセレクタ２に加えられるので
、セレクタ２に於けるマスククロック信号ＭＣＬＫと、
それを分周して形成されたクロック信号ＣＬＫとを切替
えて出力する時に、同期して切替えられるから、ひげ状
パルスが発生することはなくなる。
以下図面を参照して本発明の実施例について詳細に説明
する。
する。
第２図は本発明の実施例の回路図であり、１１は分周回
路１を構成するフリップフロップ、１２はセレクタ、・
１３は同期化回路３を構成するフリップフロップ、１４
はアンド回路、１５はノア回路、１６はインバータ、１
７は出力端子である。
路１を構成するフリップフロップ、１２はセレクタ、・
１３は同期化回路３を構成するフリップフロップ、１４
はアンド回路、１５はノア回路、１６はインバータ、１
７は出力端子である。
マスタクロック信号ＭＣＬＫは、フリップフロップ１１
．１３のクロック端子Ｃ及びセレクタ１２のアンド回路
１４に加えられる。又フリップフロップ１１のｄ端子出
力がデータ端子りに加えられるので、フリップフロップ
１１は１／２分周回路を構成することになり、Ｑ端子か
らマスタクロック信号ＭｃＬＫを１／２に分周したクロ
ック信号ＣＬＫを出力することになり、このクロック信
号ＣＬＫはセレクタ１２のノア回路１５に加えられる。
．１３のクロック端子Ｃ及びセレクタ１２のアンド回路
１４に加えられる。又フリップフロップ１１のｄ端子出
力がデータ端子りに加えられるので、フリップフロップ
１１は１／２分周回路を構成することになり、Ｑ端子か
らマスタクロック信号ＭｃＬＫを１／２に分周したクロ
ック信号ＣＬＫを出力することになり、このクロック信
号ＣＬＫはセレクタ１２のノア回路１５に加えられる。
又フリップフロップＩ３のｄ端子出力が“Ｏ”の時に、
そのこ端子出力がフリップフロップ１１のリセット端子
Ｒにリセット信号として加えられてフリップフロップ１
１はリセットされる。又フリッププロップ１３のリセッ
ト端子Ｒに０”のリセット信号Ｒ３Ｔが加えられると、
フリップフロップ１３はリセットされる。
そのこ端子出力がフリップフロップ１１のリセット端子
Ｒにリセット信号として加えられてフリップフロップ１
１はリセットされる。又フリッププロップ１３のリセッ
ト端子Ｒに０”のリセット信号Ｒ３Ｔが加えられると、
フリップフロップ１３はリセットされる。
初期状態として“０”のリセット信号Ｒ３Ｔをフリップ
フロップ１３のリセット端子Ｒに加えると、フリップフ
ロップ１３はリセットされて、ｄ端子出力は“１′とな
るから、フリップフロップ１１はマスタクロック信号Ｍ
ＣＬＫを分周する動作を開始することになる。そして、
フリップフロップ１３のＱ端子出力は“０″であるから
、セレクタ１２のアンド回路１４の出力は“θ″で、フ
リップフロップ１１のＱ端子出力のクロック信号ＣＬＫ
がノア回路１５．インバータ１６を介して出力端子１７
に出力される。
フロップ１３のリセット端子Ｒに加えると、フリップフ
ロップ１３はリセットされて、ｄ端子出力は“１′とな
るから、フリップフロップ１１はマスタクロック信号Ｍ
ＣＬＫを分周する動作を開始することになる。そして、
フリップフロップ１３のＱ端子出力は“０″であるから
、セレクタ１２のアンド回路１４の出力は“θ″で、フ
リップフロップ１１のＱ端子出力のクロック信号ＣＬＫ
がノア回路１５．インバータ１６を介して出力端子１７
に出力される。
次に切替信号ＩＮＴを“１”とすると、マスタクロック
信号ＭＣＬＫの立上りタイミングでフリップフロップ１
３がセットされて、Ｑ端子出力は“１”、ｄ端子出力は
“０”となる。従って、フリップフロップ１１はリセッ
トされて分周動作は停止され、又アンド回路１４．ノア
回路１５．インバータ１６を介してマスタクロック信号
ＭＣＬＫが出力端子１７に出力される。
信号ＭＣＬＫの立上りタイミングでフリップフロップ１
３がセットされて、Ｑ端子出力は“１”、ｄ端子出力は
“０”となる。従って、フリップフロップ１１はリセッ
トされて分周動作は停止され、又アンド回路１４．ノア
回路１５．インバータ１６を介してマスタクロック信号
ＭＣＬＫが出力端子１７に出力される。
次に切替信号ＩＮＴを“０１とすると、マスタクロック
信号ＭＣＬＫの立上りタイミングでフリップフロップ１
３はリセットされ、Ｑ端子出力は“０”、ｄ端子出力は
“１″となる。従って、フリップフロップ１１は分周動
作を開始し、そのＱ端子出力のクロック信号ＣＬＫがノ
ア回路１５゜インバータ１６を介して出力端子１７に出
力される。
信号ＭＣＬＫの立上りタイミングでフリップフロップ１
３はリセットされ、Ｑ端子出力は“０”、ｄ端子出力は
“１″となる。従って、フリップフロップ１１は分周動
作を開始し、そのＱ端子出力のクロック信号ＣＬＫがノ
ア回路１５゜インバータ１６を介して出力端子１７に出
力される。
従って、マスタクロック、信号ＭＣＬＫに同期して、マ
スククロック信号ＭＣＬＫとクロック信号ＣＬＫとの切
替えが行われることになる。
スククロック信号ＭＣＬＫとクロック信号ＣＬＫとの切
替えが行われることになる。
第３図は本発明の実施例の動作説明図であり、（ａｌは
マスタクロック信号ＭＣＬＫ、（ｂ）は切替信号ＩＮＴ
、（Ｃ）はフリップフロップ１３のＱ端子出力、（ｄ）
はアンド回路１４の出力、（ｅｌはフリップフロップ１
１のＱｉ子出出力クロック信号ＣＬＫ、（ｆ）ぽノア回
路１５の出力、（ｇ）は出力端子１７の出力信号を示す
。
マスタクロック信号ＭＣＬＫ、（ｂ）は切替信号ＩＮＴ
、（Ｃ）はフリップフロップ１３のＱ端子出力、（ｄ）
はアンド回路１４の出力、（ｅｌはフリップフロップ１
１のＱｉ子出出力クロック信号ＣＬＫ、（ｆ）ぽノア回
路１５の出力、（ｇ）は出力端子１７の出力信号を示す
。
フリップフロップ１３のデータ端子りに加えられる切替
信号ＩＮＴが、（ｂ）に示すように時刻ｔ１に“１”と
なると、次のマスタクロック信号ＭＣＬＫの立上りの時
刻ｔ２に於いてフリップフロップ１３はセットされ、そ
の°Ｑ端子出力は（Ｃ）に示すように“１”となる。そ
れによって、アンド回路１４の出力は（ｄ）に示すよう
にマスタクロック信号ＭＣＬＫとなる。又フリップフロ
ップ１３のｄ端子出力は“Ｏ”となるから、分周回路を
構成するフリップフロップ１１はリセットされ、そのＱ
端子出力のクロック信号ＣＬＫは（ｅ）に示すように、
“Ｏ”の継続となる。
信号ＩＮＴが、（ｂ）に示すように時刻ｔ１に“１”と
なると、次のマスタクロック信号ＭＣＬＫの立上りの時
刻ｔ２に於いてフリップフロップ１３はセットされ、そ
の°Ｑ端子出力は（Ｃ）に示すように“１”となる。そ
れによって、アンド回路１４の出力は（ｄ）に示すよう
にマスタクロック信号ＭＣＬＫとなる。又フリップフロ
ップ１３のｄ端子出力は“Ｏ”となるから、分周回路を
構成するフリップフロップ１１はリセットされ、そのＱ
端子出力のクロック信号ＣＬＫは（ｅ）に示すように、
“Ｏ”の継続となる。
従って、ノア回路１５の出力は、（ｆ）に示すように、
アンド回路１４の出力のマスタクロック信号ＭＣＬＫを
反転したものとなり、インバータ１６により反転される
から、出力端子１７には（ｇｌに示すように、時刻ｔ２
以後はマスククロック信号ＭＣＬＫが出力される。
アンド回路１４の出力のマスタクロック信号ＭＣＬＫを
反転したものとなり、インバータ１６により反転される
から、出力端子１７には（ｇｌに示すように、時刻ｔ２
以後はマスククロック信号ＭＣＬＫが出力される。
又時刻ｔ３に於いて切替信号ＩＮＴが“１”から“０”
になると、フリップフロップ１３は次のマスタクロック
信号ＭＣＬＫの立上りの時刻ｔ４に於いてリセットされ
、そのＱ端子出力は（Ｃ）に示すように“０”となり、
ｄ端子出力は“１″となる。従って、フリップフロップ
１１は分周動作を再開し、そのＱ端子出力は（８）に示
すようにクロック信号ＣＬＫとなる。そして、アンド回
路１４の出力が（ｄ）に示すように“０”の連続となる
から、ノア回路１４の出力はクロック信号ＣＬＫを反転
したものとなり、インバータ１６により反転されて、出
力端子１７には（川に示すように時刻ｔ４以後はクロッ
ク信号ＣＬＫが出力される。
になると、フリップフロップ１３は次のマスタクロック
信号ＭＣＬＫの立上りの時刻ｔ４に於いてリセットされ
、そのＱ端子出力は（Ｃ）に示すように“０”となり、
ｄ端子出力は“１″となる。従って、フリップフロップ
１１は分周動作を再開し、そのＱ端子出力は（８）に示
すようにクロック信号ＣＬＫとなる。そして、アンド回
路１４の出力が（ｄ）に示すように“０”の連続となる
から、ノア回路１４の出力はクロック信号ＣＬＫを反転
したものとなり、インバータ１６により反転されて、出
力端子１７には（川に示すように時刻ｔ４以後はクロッ
ク信号ＣＬＫが出力される。
前述のように、マスタクロック信号ＭＣＬＫに同期して
、マスタクロック信号ＭＣＬＫとクロック信号ＣＬＫと
の切替えが行われるから、びけ状パルスの発生を防止す
ることができる。
、マスタクロック信号ＭＣＬＫとクロック信号ＣＬＫと
の切替えが行われるから、びけ状パルスの発生を防止す
ることができる。
前述の実施例に於ける分周回路は、１７２分周を行う場
合を示すものであるが、１／４分周、１／８分周等の場
合にも適用することができるものである。又セレクタ１
２の論理構成も前述の実施例にのみ限定されるものでは
なく、種々付加変更することが可能である。
合を示すものであるが、１／４分周、１／８分周等の場
合にも適用することができるものである。又セレクタ１
２の論理構成も前述の実施例にのみ限定されるものでは
なく、種々付加変更することが可能である。
以上説明したように、本発明は、マスタクロック信号Ｍ
ＣＬＫとそれを分周したクロック信号ＣＬＫとを、マス
ククロック信号ＭＣＬＫに同期化させて切替えるもので
、切替時に於けるひげ状パルスの発生を防止することが
できるから、ディジタル装置に於ける動作を安定化させ
ることができる。
ＣＬＫとそれを分周したクロック信号ＣＬＫとを、マス
ククロック信号ＭＣＬＫに同期化させて切替えるもので
、切替時に於けるひげ状パルスの発生を防止することが
できるから、ディジタル装置に於ける動作を安定化させ
ることができる。
第１図は本発明の原理説明図、第２図は本発明の実施例
の回路図、第３図は本発明の動作説明図、第４図は従来
例の回路図である。 １は分周回路、２はセレクタ、３は同期化回路、４は出
力端子、１１．１３はフリップフロップ、１２はセレク
タ、１４はアンド回路、１５はノア回路、１６はインバ
ータ、エフは出力端子である。
の回路図、第３図は本発明の動作説明図、第４図は従来
例の回路図である。 １は分周回路、２はセレクタ、３は同期化回路、４は出
力端子、１１．１３はフリップフロップ、１２はセレク
タ、１４はアンド回路、１５はノア回路、１６はインバ
ータ、エフは出力端子である。
Claims (1)
- 【特許請求の範囲】 マスタクロック信号を分周する分周回路（１）と、該分
周回路（１）により分周されたクロック信号と前記マス
タクロック信号とを切替信号に応じて選択出力するセレ
クタ（２）とを備えたクロック切替回路に於いて、 前記切替信号を前記マスタクロック信号に同期化させて
前記セレクタ（２）に加える同期化回路（３）を設けた ことを特徴とするクロック切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064052A JPS63232615A (ja) | 1987-03-20 | 1987-03-20 | クロツク切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064052A JPS63232615A (ja) | 1987-03-20 | 1987-03-20 | クロツク切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63232615A true JPS63232615A (ja) | 1988-09-28 |
Family
ID=13246936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064052A Pending JPS63232615A (ja) | 1987-03-20 | 1987-03-20 | クロツク切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63232615A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206219A (ja) * | 1989-02-06 | 1990-08-16 | Matsushita Electric Ind Co Ltd | タイミング信号発生回路 |
| JPH0398187A (ja) * | 1989-09-11 | 1991-04-23 | Toppan Printing Co Ltd | Ｉｃカード用リーダライタ |
| US5448597A (en) * | 1991-03-18 | 1995-09-05 | Sharp Kabushiki Kaisha | Clock signal switching circuit |
| US5770952A (en) * | 1995-06-13 | 1998-06-23 | Holtek Microelectronics Inc. | Timer that provides both surveying and counting functions |
| US5828249A (en) * | 1996-12-10 | 1998-10-27 | Vlsi Technology, Inc. | Arrangement for selective generation of an output signal related to a clock signal and method therefor |
| US6061418A (en) * | 1998-06-22 | 2000-05-09 | Xilinx, Inc. | Variable clock divider with selectable duty cycle |
| US6072348A (en) * | 1997-07-09 | 2000-06-06 | Xilinx, Inc. | Programmable power reduction in a clock-distribution circuit |
| EP1104105A2 (en) * | 1999-11-09 | 2001-05-30 | Koninklijke Philips Electronics N.V. | Electronic circuit with clock generating circuit |
-
1987
- 1987-03-20 JP JP62064052A patent/JPS63232615A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206219A (ja) * | 1989-02-06 | 1990-08-16 | Matsushita Electric Ind Co Ltd | タイミング信号発生回路 |
| JPH0398187A (ja) * | 1989-09-11 | 1991-04-23 | Toppan Printing Co Ltd | Ｉｃカード用リーダライタ |
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| EP1104105A2 (en) * | 1999-11-09 | 2001-05-30 | Koninklijke Philips Electronics N.V. | Electronic circuit with clock generating circuit |
| EP1104105A3 (en) * | 1999-11-09 | 2003-07-23 | Koninklijke Philips Electronics N.V. | Electronic circuit with clock generating circuit |
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