JPH01261926A - 分周回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、基準クロック信号の周波数を分周して、分
周された出力を所定の機器に出力する分周回路に関する
ものである。

〔従来の技術〕

近年の電子技術の進歩により、ディジタル回路は多くの
電子機器に搭載され、様々な制御をプログラムに応じて
実行できる様に構成されており、通常は入力される基準
クロックに従って、または基準クロックを分周した分周
クロックに従って入力信号を処理している。

このため、入力された基準クロック信号の周波数を分周
するディジタル分周回路が設けられている。

〔発明が解決しようとする課題） しかしながら、基準源となる基準クロック信号を分周す
る構成であるため、基準クロック信号周波数切換え時に
信号にヒゲ状波形が出現し、このヒゲ状波形が電子回路
の誤動作を誘発させてしまう問題点があった。

一方、この種の問題を異なる信号源から供給される基準
信号により処理する回路もあるが、独立した回路構成を
とる必要があり、回路コストを大幅に上昇させてしまう
恐れがあった。

この発明は、上記の問題点を解決するためになされたも
ので、単一の基準信号源から周波数の異なる基準信号を
分周生成する際に、入力されている基準信号と分周出力
とのアント出力から分周出力を得る゛ことにより、周波
数切換え時に信号波形異常を未然に防止して、安定した
所望の周波数信号を生成できる分周回路を得ることを目
的とする。

（課題を解決するための手段） この発明に係る分周回路は、基準クロック信号に同期し
て分周手段に対して分周要求信号を出力する分周要求信
号発生手段と、この分周要求信号発生手段から出力され
る分周要求信号に基づいて分周手段が分周した分周クロ
ック信号と基準クロック信号との論理積演算を実行して
被分周クロック信号を生成する演算手段とを設けたもの
である。

〔作用〕

この発明においては、分周要求信号発生手段より基準ク
ロック信号に同期して分周手段に対する分周要求信号が
出力されると、分周手段が基準クロック信号の分周処理
を開始し、分周クロック信号を演算手段に出力する。こ
のとき、演算手段には常時基準クロック信号が入力され
ているので、この基準クロック信号と分周手段から出力
される分周クロック信号との論理積演算を実行しながら
、所望とする被分周クロック信号を生成出力する。

〔実施例〕

第１図はこの発明の一実施例を示す分周回路の一例を説
明する回路ブロック図であり、１はこの発明の分周要求
信号発生手段を構成するＤ型のフリップフロップで、ク
ロック入力ＣＫには基準クロック信号５が入力され、Ｄ
入力には図示しないハードウェアから分周開始のトリガ
となる制御信号４が入力され、Ｑ出力より分周要求信号
となるリセット人カフを後段のＤ型のフリップフロップ
２のリセット端子Ｒに出力する。なお、Ｄ型のフリップ
フロップ２は分周手段を構成し、クロック入力ＣＫに入
力される基準クロック信号５の周波数を、例えば２倍に
分周した分周クロック信号８をＱ出力より後段のアンド
ゲート６に出力する。

アンドゲート６は、この発明の演算手段を構成し、非論
理型のアンド回路で、一方には常時基準クロック信号５
が入力され、他方にはＱ出力より分周クロック信号８が
入力され、両者のアンド（論理積）演算を実行して本来
の分周クロック信号となる被分周クロック信号３を生成
出力する。

次に、第２図を参照しながらこの発明による被分周クロ
ッツク信号生成動作について説明する。

第２図はこの発明による被分周クロック信号生成タイミ
ングを説明するタイミングチャートである。なお、第１
図と同一のものには同し符合を付しである。

この図から分かるように、制御信号４が「０」の間はＤ
型のフリップフロップ１は動作せず、Ｑ出力からリセッ
ト人カフが出力されず、「０」状態を維持する。このた
め、アントゲート６は入力される基準クロック信号５を
被分周クロック信号３として出力する。

一方、Ｄ型のフリップフロップ１の０入力に入力される
制御信号４が「１」に生起すると、基準クロック信号５
に同期しながらＱ出力が「１」となって、すなわちリセ
ット人カフが「１」となり、Ｄ型のフリップフロップ２
が基準クロック信号５の立ち上がりに同期して、クロッ
ク入力ＣＫに入力される基準クロック信号５の分周処理
を開始し、基準クロック信号５の周波数を２倍に分周し
た分周クロック信号８をＱ出力より後段のアンドゲート
６に出力する。このため、アンドゲート６は、常時入力
される基準クロック信号５と分周クロック信号８との論
理積演算を実行して被分周クロック信号３を出力する。

そして、制御信号４が「０」となると、基準クロック信
号５の立ち上がりに同期してリセット人カフが「Ｏ」と
なる。従って、基準クロック信号５の立ち上がりに同期
した状態で分周クロック信号８が「０」となる。

これにより、分周クロック信号８が「０」となった時点
から同期ずれなく基準クロック信号５に同期した被分周
クロック信号３が出力されることとなる。

なお、上記実施例では分周手段となるＤ型のフリップフ
ロップ２が単一の場合を示したが、単一の基準クロック
信号ラインに接続される分周手段の数および分周タイミ
ングは別に限定されず、複数個の分周手段をそれぞれ独
立したタイミングで分周処理しても同様の効果か期待で
きる。

〔発明の効果〕

以上説明したようにこの発明は、基準クロック信号に同
期して分周手段に対して分周要求信号を出力する分局要
求信号発生手段と、この分周要求信号発生手段から出力
される分周要求信号に基づいて分周手段が分周した分周
クロック信号と基準クロック信号との論理積演算を実行
して被分周クロック信号を生成する演算手段とを設けた
ので、非常に簡素な回路構成で、従来問題となっていた
分周開始時の信号波形異常を未然に防止でき、安定した
、例えば１／２ｎクロック信号分周処理を実行できる優
れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す分周回路の一例を説
明する回路ブロック図、第２図はこの発明による被分周
クロッツク信号生成タイミングを説明するタイミングチ
ャートである。 図中、１．２はＤ型のフリップフロップ、３は被分周ク
ロック信号、５は基準クロック信号、６はアンドゲート
である。

Claims (1)

【特許請求の範囲】
1. 入力される基準クロック信号の周波数を分周して所定周
   波数の分周クロック信号を発生する分周手段を有する分
   周回路において、前記基準クロック信号に同期して前記
   分周手段に対して分周要求信号を出力する分周要求信号
   発生手段と、この分周要求信号発生手段から出力される
   分周要求信号に基づいて前記分周手段が分周した分周ク
   ロック信号と前記基準クロック信号との論理積演算を実
   行して被分周クロック信号を生成する演算手段とを具備
   したことを特徴とする分周回路。