KR100245077B1 - 반도체 메모리 소자의 딜레이 루프 럭크 회로 - Google Patents

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Abstract

본 발명은 외부 클럭을 입력으로 이용하여 동기된 내부 클럭을 발생시키는 반도체 메모리 소자의 딜레이 루프 럭크(Delay Loop Lock; 이하 'DLL'라 함) 회로에 관한 것으로, 특히 클럭 신호에 동기되어 출력되는 데이타의 속도를 향상시키기 위해 매우 빠른 주기를 갖는 클럭 신호를 발생시키는 효과가 있다. 이를 구현하기 위하여, 주파수 f를 갖는 상기 외부 클럭을 각각 f/n의 주파수를 갖는 적어도 2개 이상의 분주된 클럭으로 나누어 주는 적어도 2개 이상의 주파수 분할 수단과, 상기 주파수 분할 수단으로부터 출력된 각각의 내부 클럭의 처음 펄스 신호를 일정기간 동안 잡아주기 위한 적어도 2개 이상의 딜레이 루프 럭크 수단과, 상기 적어도 2개 이상의 딜레이 루프 럭크 수단으로부터 각각 발생되는 출력 펄스 신호를 합하기 위한 병합 수단을 구비하는 것을 특징으로 한다.

Description

반도체 메모리 소자의 딜레이 루프 럭크 회로
본 발명은 동기식 클럭 신호를 이용하는 모든 반도체 메모리 소자에 적용 가능하다.
제1도는 종래의 일반적인 DLL 회로의 구성도로서, 외부 클럭 신호를 입력하는 지연 회로부(1)와, 디지털 변환 회로부(2)와, 클럭 전송부(3)와, 딜레이 모니터부(4)와, 아날로그 변환 회로부(5)로 구성된다. 이 회로의 동작은 제2도에 도시된 동작 타이밍를 참조하여 설명하기로 한다.
t 사이클 = τ인 경우,
T1 = tREC, T2 = tMON, T3 = tDELI, T2 = T1+T3, T4 = τ-T2 = τ-tMON로 결정되어 진다. 즉, DLL 럭크(lock)는 스타트(Start) 펄스 신호의 '하이' 구간에서 인에이블되고, 스톱(stop) 펄스 신호는 '하이'에서 디스에이블되며 τ>T1+T2+T3인 경우에 위 타이밍 시퀀스(sequence)가 이루어 진다. 즉, 외부 클럭 주기인 τ가 항상, 수신 시간과 전송 시간, 그리고 모니터 딜레이 시간을 합한 시간보다 커야 한다.
그러나, 이와 같이 구성된 종래의 DLL 회로에 있어서는, 동작속도를 향상시키기 위하여 반도체 메모리 소자가 매우 빠른 주기를 갖는 클럭을 요구할때는 이에 적절한 펄스 신호를 공급하지 못하는 문제점이 있었다. 즉, 200㎒ 이상의 I/O 동작 수행을 위해 τ의 값이 5㎱ 이하의 펄스 주기가 결정될 경우, 제1도와 같은 구성을 갖는 종래의 DLL 회로는 제2도와 같은 동작 타이밍도를 결정하기가 어려운 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로써, 본 발명의 목적은 클럭 신호에 동기되어 출력되는 데이타의 속도를 향상시키기 위해 매우 빠른 주기를 갖는 클럭 신호를 발생시킨 반도체 메모리 소자의 DLL 회로를 제공하는데 있다.
제1도는 종래의 일반적인 딜레이 루프 럭크 회로의 구성도.
제2도는 제1도의 동작 타이밍도.
제3도는 본 발명의 제1실시예에 의한 딜레이 루프 럭크 회로의 구성도.
제4도는 제3도의 동작 타이밍도.
제5도는 본 발명의 제2실시예에 의한 딜레이 루프 럭크 회로의 구성도.
* 도면의 주요부분에 대한 부호의 설명
1 : 지연 회로부 2 : 디지털 변환 회로부
3 : 클럭 전송부 4 : 딜레이 모니터부
5 : 아날로그 변환 회로부 6, 8, 11 : 주파수 분할 회로부
7, 9, 12 : 딜레이 루프 럭크 회로부 10, 13 병합 회로부
상기 목적을 달성하기 위하여 본 발명의 DLL 회로는 외부 클럭을 입력으로 이용하여 동기된 내부 클럭을 발생하는 반도체 메모리 소자의 딜레이 루프 럭크 회로에 있어서, 주파수 f를 갖는 상기 외부 클럭을 각각 f/n의 주파수를 갖는 적어도 2개 이상의 분주된 클럭으로 나누어 주는 적어도 2개 이상의 주파수 분할 수단과, 상기 주파수 분할 수단으로부터 출력된 각각의 내부 클럭의 처음 펄스 신호를 일정기간동안 잡아주기 위한 적어도 2개이상의 딜레이 루프 럭크 수단과, 상기 적어도 2개 이상의 딜레이 루프 럭크 수단으로부터 각각 발생되는 출력 펄스 신호를 합하기 위한 병합 수단을 구비하는 것을 특징으로 한다.
상기 병합 수단은 낸드(NAND) 논리연산회로, 또는 노아(NOR) 논리연산회로인 것을 특징으로 한다.
이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
제3도는 본 발명의 일실시예에 의한 DLL 회로의 구성도로서, 주파수 f를 갖는 외부 클럭을 각각 f/n의 주파수를 갖는 적어도 2개 이상의 분주된 클럭으로 나누어 주는 제1, 제2주파수 분할 회로부(6, 8)와, 상기 주파수 분할 회로부(6, 8)로부터 출력된 각각의 내부 클럭의 처음 펄스 신호를 일정기간동안 잡아주기 위한 제1, 제2 딜레이 루프 럭크 회로부(7, 9)와, 상기 제1, 제2딜레이 루프 럭크 회로부(7, 9)로부터 각각 발생되는 출력 펄스 신호를 합하기 위한 병합 회로부(10)를 구비한다. 상기 병합 회로부(10)는 낸드(NAND) 논리연산회로, 또는 노아(NOR) 논리연산회로로 구성할 수 있다.
상기 회로의 구성에 의한 동작은 제4도에 도시된 동작 타이밍도와 같다. 상기 부파수 분할 회로부(6, 8)를 이용하여 주기를 배가시킨 펄스 신호를 제1 및 제2 DLL 회로부(7, 8)에 입력시키고, 여기서 출력된 펄스 파형(A, B 파형)을 병합 회로부(10)에 의해 합하면 I/O 동작 성능을 향상시킬 수 있다. 여기서, 병합 회로부(10)는 외부 클럭 신호의 주기를 분할한 후 다시 원상태로 합하기 위한 논리 회로이다.
제5도는 본 발명의 제2실시예에 의한 딜레이 루프 럭크 회로의 구성도로서, 제3도에서의 제1실시예에서는 클럭 신호의 주기를 2개로 분할한 것이었지만, 여기서는 n개로 분할하여 더욱 빠른 주기를 갖는 클럭 펄스 신호를 출력하도록 하였다.
이상에서 설명한 바와 같이, 본 발명의 딜레이 루프 럭크 회로에 의하면, 외부 클럭 신호를 분할함으로써 종래의 딜레이 루프 럭크 회로의 동작 속도를 배로 증가시킬 수 있는 매우 뛰어난 효과가 있으며, 설계자가 요구하는 클럭 주파수를 충족시키기 위해 딜레이 루프 럭크 회로의 변화없이 분할 회로의 추가만으로 이를 해결하였다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.
본 발명은 외부 클럭(clock)을 입력으로 이용하여 동기된 내부 클럭을 발생시키는 반도체 메모리 소자의 딜레이 루프 럭크(Delay Loop Lock; 이하 'DLL'이라 함) 회로에 관한 것으로, 특히 클럭 신호에 동기되어 출력되는 데이타의 속도를 향상시키기 위해 매우 빠른 주기를 갖는 클럭 신호를 발생시킨 반도체 메모리 소자의 DLL 회로에 관한 것이다.

Claims (3)

  1. 외부 클럭을 입력으로 이용하여 동기된 내부 클럭을 발생하는 반도체 메모리 소자의 딜레이 루프 럭크 회로에 있어서, 주파수 f를 갖는 상기 외부 클럭을 각각 f/n의 주파수를 갖는 적어도 2개 이상의 분주된 클럭으로 나누어 주는 적어도 2개 이상의 주파수 분할 수단과, 상기 주파수 분할 수단으로부터 출력된 각각의 내부 클럭의 처음 펄스 신호를 일정기간동안 잡아주기 위한 적어도 2개이상의 딜레이 루프 럭크 수단과, 상기 적어도 2개 이상의 딜레이 루프 럭크 수단으로부터 각각 발생되는 출력 펄스 신호를 합하기 위한 병합 수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자의 딜레이 루프 럭크 회로.
  2. 제1항에 있어서, 상기 병합 수단은 낸드(NAND) 논리연산회로인 것을 특징으로 하는 반도체 메모리 소자의 딜레이 루프 럭크 회로.
  3. 제1항에 있어서, 상기 병합 수단은 노아(NOR) 논리연산회로인 것을 특징으로 하는 반도체 메모리 소자의 딜레이 루프 럭크 회로.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3993717B2 (ja) * 1998-09-24 2007-10-17 富士通株式会社 半導体集積回路装置
KR100303777B1 (ko) * 1998-12-30 2001-11-02 박종섭 지연-펄스-지연을 이용한 지연고정루프 클록발생기
JP4045064B2 (ja) * 2000-03-30 2008-02-13 富士通株式会社 半導体記憶装置
KR100484252B1 (ko) * 2002-11-27 2005-04-22 주식회사 하이닉스반도체 지연 고정 루프 회로
JP4277979B2 (ja) * 2003-01-31 2009-06-10 株式会社ルネサステクノロジ 半導体集積回路装置
CN101897970A (zh) * 2003-12-19 2010-12-01 奥加生物药业(I.P.3)有限公司 用于治疗糖尿病的组合物和方法
KR100596433B1 (ko) 2003-12-29 2006-07-05 주식회사 하이닉스반도체 반도체 기억 장치에서의 지연 고정 루프 및 그의 록킹 방법
JP4549958B2 (ja) * 2005-02-09 2010-09-22 パナソニック株式会社 遅延ロックドループ回路
KR100811276B1 (ko) 2006-12-29 2008-03-07 주식회사 하이닉스반도체 지연고정루프회로
KR102083499B1 (ko) 2013-01-18 2020-03-02 삼성전자 주식회사 다이나믹 주파수 스케일링 처리 방법 및 이를 적용한 집적 회로
US9054925B1 (en) * 2013-12-04 2015-06-09 Intel Corporation Parallel digital-to-time converter architecture
CN105954705A (zh) * 2016-07-06 2016-09-21 国网上海市电力公司 一种数字化电能计量设备远程校准系统及方法
CN106199489A (zh) * 2016-07-06 2016-12-07 国网上海市电力公司 实验室复现式数字化电能计量设备远程校准系统及方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3324711C2 (de) * 1983-07-08 1986-07-24 Hewlett-Packard GmbH, 7030 Böblingen Impulsgenerator
US5369311A (en) * 1992-03-06 1994-11-29 Intel Corporation Clock generator control circuit

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