KR102083499B1 - 다이나믹 주파수 스케일링 처리 방법 및 이를 적용한 집적 회로 - Google Patents

다이나믹 주파수 스케일링 처리 방법 및 이를 적용한 집적 회로 Download PDF

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Abstract

메모리 시스템에서의 다이나믹 주파수 스케일링 처리 방법 및 이를 적용한 집적 회로에 관하여 개시한다.
다이나믹 주파수 스케일링 처리 방법은 듀얼 DLL(Delay Locked Loop) 회로 모듈이 포함된 메모리 시스템에서의 다이나믹 주파수 스케일링 처리 방법에 있어서, 제2클럭 신호를 상기 듀얼 DLL 회로 모듈에 포함된 2개의 DLL 회로 블록들 중에서 메모리 컨트롤러와 메모리 장치 사이의 정보 전송이 이루어지는 신호 경로에 접속되지 않은 대기 상태의 DLL 회로 블록에 공급하여 상기 제2클럭 신호의 위상을 조절하는 단계 및, 상기 대기 상태의 DLL 회로 블록이 락 상태에 도달한 후에 상기 메모리 컨트롤러와 메모리 장치 사이의 정보 전송이 없는 구간 동안에 상기 듀얼 DLL 회로 모듈에서 제1클럭 신호가 공급되고 있는 DLL 회로 블록에 접속된 신호 경로가 상기 대기 상태의 DLL 회로 블록에 접속되도록 상기 신호 경로를 전환시키는 단계를 포함한다.

Description

다이나믹 주파수 스케일링 처리 방법 및 이를 적용한 집적 회로{Method for processing dynamic frequency scaling and integrated circuit adopting the same}
본 발명은 메모리 시스템 및 이에 대한 동작 제어 방법에 관한 것으로서, 자세하게는 메모리 시스템에서의 다이나믹 주파수 스케일링 처리 방법 및 이를 적용한 집적 회로에 관한 것이다.
싱크로너스 DRAM(SDRAM)과 같은 동기형 메모리 시스템은 외부로부터 공급되는 클럭 신호에 동기되어 동작하거나, 클럭 신호의 위상과 소정의 위상 관계를 갖는 타이밍으로 내부 회로를 동작시킨다. 동기형 메모리 시스템에서는 클럭 신호의 전파 지연(propagation delay)에 의한 영향을 제거하기 위하여 DLL(Delay Locked Loop) 회로가 이용된다. 이와 같은 DLL 회로를 사용하는 동기형 메모리 시스템에서 클럭 신호의 동작 주파수를 빠르고 안정적으로 변경하는 기술이 필요하게 되었다.
본 발명의 목적은 듀얼 DLL 회로 모듈을 이용하여 메모리 시스템에서의 클럭 주파수를 빠르고 안정적으로 변경하는 다이나믹 주파수 스케일링 처리 방법을 제공하는데 있다.
본 발명의 다른 목적은 듀얼 DLL 회로 모듈을 이용하여 메모리 시스템에서의 클럭 주파수를 빠르고 안정적으로 변경하는 집적 회로를 제공하는데 있다.
본 발명의 기술적 사상의 일면에 따른 다이나믹 주파수 스케일링 처리 방법은 듀얼 DLL(Delay Locked Loop) 회로 모듈이 포함된 메모리 시스템에서의 다이나믹 주파수 스케일링 처리 방법에 있어서, 제2클럭 신호를 상기 듀얼 DLL 회로 모듈에 포함된 2개의 DLL 회로 블록들 중에서 메모리 컨트롤러와 메모리 장치 사이의 정보 전송이 이루어지는 신호 경로에 접속되지 않은 대기 상태의 DLL 회로 블록에 공급하여 상기 제2클럭 신호의 위상을 조절하는 단계 및, 상기 대기 상태의 DLL 회로 블록이 락 상태에 도달한 후에 상기 메모리 컨트롤러와 메모리 장치 사이의 정보 전송이 없는 구간 동안에 상기 듀얼 DLL 회로 모듈에서 제1클럭 신호가 공급되고 있는 DLL 회로 블록에 접속된 신호 경로가 상기 대기 상태의 DLL 회로 블록에 접속되도록 상기 신호 경로를 전환시키는 단계를 포함한다.
본 발명의 실시 예에 따르면, 상기 제1클럭 신호는 상기 메모리 시스템에서 현재 사용하는 클럭 신호이고, 상기 제2클럭 신호는 상기 메모리 시스템에서 차기에 사용될 클럭 신호일 수 있다.
본 발명의 실시 예에 따르면, 상기 메모리 컨트롤러와 메모리 장치 사이의 정보 전송이 없는 구간은 상기 메모리 장치의 오토 리프레쉬 동작 구간을 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 신호 경로는 데이터 신호 경로 또는 제어 신호 경로 중의 적어도 하나의 경로를 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 제2클럭 신호의 위상을 조절하는 단계는 클럭 주파수 변경 요구에 따라서 상기 제2클럭 신호를 생성시키는 단계, 상기 제2클럭 신호를 상기 대기 상태의 DLL 회로 블록에 공급하는 단계 및, 상기 대기 상태의 DLL 회로 블록에서 상기 제2클럭 신호의 위상을 조절하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 제2클럭 신호의 위상을 조절하는 단계는 상기 클럭 주파수 변경 요구에 상응하는 주파수를 갖는 상기 제2클럭 신호를 수신하는 단계, 상기 제2클럭 신호를 상기 대기 상태의 DLL 회로 블록에 공급하는 단계 및, 상기 대기 상태의 DLL 회로 블록에서 상기 제2클럭 신호의 위상을 조절하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 신호 경로에 접속된 DLL 회로 블록은 입력되는 클럭 신호의 위상을 조절하고, 위상 조절된 클럭 신호에 기초하여 상기 신호 경로를 통하여 데이터 신호 또는 제어 신호를 전송하거나 수신할 수 있다.
본 발명의 실시 예에 따르면, 상기 대기 상태의 DLL 회로 블록으로의 신호 경로를 전환한 후에는 상기 신호 경로에서 차단된 DLL 회로 블록에 공급되었던 클럭 신호의 발생을 중단시킬 수 있다.
본 발명의 기술적 사상의 다른 면에 따른 집적 회로는 제1클럭 입력단자로 입력되는 제1클럭 신호의 위상을 조절하고, 위상 조절된 제1클럭 신호에 기초하여 정보를 전송하거나 수신하는 제1DLL(Delay Locked Loop) 회로 블록, 제2클럭 입력단자로 입력되는 제2클럭 신호의 위상을 조절하고, 위상 조절된 제2클럭 신호에 기초하여 정보를 전송하거나 수신하는 제2DLL(Delay Locked Loop) 회로 블록 및, 선택 신호에 따라서 상기 정보를 전송하거나 수신하는 신호 경로를 상기 제1DLL 회로 블록 또는 제2DLL 회로 블록 중의 하나에 접속시키는 경로 선택 회로 블록을 포함하고, 상기 선택 신호는 메모리 컨트롤러와 메모리 장치 사이의 정보 전송이 없는 구간에 발생되는 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 상기 메모리 컨트롤러와 메모리 장치 사이의 전보 전송이 없는 구간은 상기 메모리 장치의 오토 리프레쉬 동작 구간을 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 경로 선택 회로 블록은 제1선택 신호에 따라서 상기 정보를 입력하는 신호 경로를 상기 제1DLL 회로의 정보 입력 단자 또는 상기 제2DLL 회로의 정보 입력 단자에 선택적으로 접속시키는 디멀티플렉서 및, 제2선택 신호에 따라서 상기 제1DLL 회로의 정보 출력 단자 또는 상기 제2DLL 회로의 정보 출력 단자를 상기 정보를 출력하는 신호 경로에 선택적으로 접속시키는 멀티플렉서를 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 제1DLL 회로 블록 또는 제2DLL 회로 블록 중에서 상기 정보를 전송하거나 수신하는 신호 경로에 접속되는 DLL 회로 블록에는 현재 사용되는 주파수의 클럭 신호가 입력되고, 상기 정보를 전송하거나 수신하는 신호 경로에 접속되지 않은 DLL 회로 블록에는 차기 사용될 주파수의 클럭 신호가 입력될 수 있다.
본 발명의 실시 예에 따르면, 상기 차기 사용될 주파수의 클럭 신호가 입력되는 DLL 회로 블록은 락 상태에 도달된 후에 메모리 컨트롤러와 메모리 장치 사이의 정보 전송이 없는 구간 동안에 상기 정보를 전송하거나 수신하는 신호 경로에 접속될 수 있다.
본 발명의 실시 예에 따르면, 상기 제1DLL 회로 블록 및 제2DLL 회로 블록은 각각 클럭 입력 단자로 입력되는 클럭 신호의 위상을 조절하는 DLL 회로 및, 상기 DLL 회로에서 위상 조절된 클럭 신호에 기초하여 상기 신호 경로에 접속된 정보 입력 단자로 입력되는 정보를 래치하여 상기 신호에 접속된 정보 출력 단자로 출력하는 버퍼 회로를 포함할 수 있다.
본 발명의 실시 예에 따르면, 클럭 주파수 변경 요구를 발생시키는 프로세서를 더 포함하고, 상기 클럭 주파수 변경 요구에 따라서 차기 사용될 클럭 신호는 상기 신호 경로에 접속되지 않은 제1DLL 회로 블록 또는 제2DLL 회로 블록의 클럭 입력단자에 인가될 수 있다.
본 발명의 실시 예에 따르면, 상기 집적 회로는 메모리 컨트롤러 또는 메모리 장치 중의 어느 하나에 배치될 수 있다.
본 발명에 의하면 듀얼 DLL 회로 모듈을 이용하여 메모리 시스템이 장착된 어플리케이션 장치에서의 동작 중에 클럭 주파수를 다이나믹하게 변경함으로써, 클럭 신호에 대한 주파수 스케일링 처리 시 발생되는 시간적인 손실을 줄일 수 있는 효과가 발생된다.
또한, 모바일 기기와 같은 어플리케이션 장치에서 높은 성능이 요구되지 않는 구간에 낮은 클럭 주파수로 빠르게 변경이 가능하게 되어 소비 전력을 줄일 수 있는 효과가 발생된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 다른 실시 예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 3은 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 4는 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 5는 도 1 내지 도 4에 도시된 싱글 DLL 회로 블록에 대한 집적 회로의 구성을 예시적으로 보여주는 도면이다.
도 6은 도 1 내지 도 4에 도시된 듀얼 DLL 회로 모듈에 대한 집적 회로의 구성을 예시적으로 보여주는 도면이다.
도 7은 도 6에 도시된 듀얼 DLL 회로 모듈에 대한 집적 회로의 상세 구성을 예시적으로 보여주는 도면이다.
도 8은 도 5에 도시된 싱글 DLL 회로 블록에 대한 집적 회로의 상세 구성을 예시적으로 보여주는 도면이다.
도 9는 도 8에 도시된 DLL 회로의 상세 구성을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 듀얼 DLL 회로 모듈을 포함하는 메모리 장치의 구성을 예시적으로 보여주는 도면이다.
도 11(a)~(g)는 본 발명의 실시 예에 따른 메모리 시스템에서 발생되는 주요 신호들의 타이밍도이다.
도 12는 본 발명의 실시 예에 따른 다이나믹 주파수 스케일링 처리 방법의 흐름도이다.
도 13은 도 12에 도시된 대기 상태의 DLL 회로 블록에서의 위상 조절을 실행하는 단계(S110)에 대한 일 실시 예에 따른 세부 흐름도이다.
도 14는 도 12에 도시된 대기 상태의 DLL 회로 블록에서의 위상 조절을 실행하는 단계(S110)에 대한 다른 실시 예에 따른 세부 흐름도이다.
도 15는 본 발명의 다양한 실시 예들에 따른 메모리 시스템에 장착된 컴퓨터 시스템의 구성을 예시적으로 보여주는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 메모리 시스템(100A)은 메모리 컨트롤러(110A), 메모리 장치(120A) 및 시스템 버스(130A)를 포함한다.
메모리 컨트롤러(110A)는 듀얼 DLL 회로 모듈(111) 및 메모리 장치(120A)를 제어하기 위한 각종 신호들을 발생시킨다. 예로서, 메모리 컨트롤러(110A)는 클럭 신호, 어드레스 신호, 제어 신호들을 발생시킨다. 예로서, 메모리 컨트롤러(110A)는 각기 다른 신호 경로를 통하여 현재 사용하는 클럭 신호와 차기 사용될 클럭 신호를 생성시킬 수 있다. 예로서, 제어 신호들은 기입 인에이블 신호, 칩 선택 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호들이 포함될 수 있다. 또한, 메모리 컨트롤러(110A)는 메모리 장치(120A)와 통신하여 데이터 신호를 메모리 장치(120A)로 제공하거나, 데이터 신호를 메모리 장치(120A)로부터 수신한다.
그리고, 메모리 컨트롤러(110A)는 도 11(a) ~ (g)에 도시된 타이밍으로 듀얼 DLL 회로 모듈(111) 및 메모리 장치(120A)의 동작을 제어하는데 필요한 신호들을 생성시킬 수 있다.
메모리 컨트롤러(110A)에는 듀얼 DLL(Delay Locked Loop) 회로 모듈(111)이 포함되어 있다. 예로서, 듀얼 DLL 회로 모듈(111)은 메모리 컨트롤러(110A)의 아날로그 PHY(물리적 계층)에 포함될 수 있다.
듀얼 DLL 회로 모듈(111)은 2개의 DLL 회로 블록들이 포함되어 있으며, 2개의 DLL 회로 블록들 중에서 선택된 하나의 DLL 회로 블록을 이용하여 위상이 조절된 클럭 신호를 발생시키고, 위상 조절된 클럭 신호에 기초한 어드레스 신호 및 제어 신호 패치(fetch) 동작을 수행하여 메모리 장치(120A)로 전달한다. 또한, 듀얼 DLL 회로 모듈(111)은 위상 조절된 클럭 신호에 기초한 데이터 신호 패치 동작을 수행하여 메모리 장치(120A)로 데이터를 전송하거나, 메모리 장치(120A)로부터 데이터를 수신한다.
듀얼 DLL 회로 모듈(111)은 제2클럭 신호를 듀얼 DLL 회로 모듈(111)에 포함된 2개의 DLL 회로 블록들 중에서 현재 사용하지 않는 DLL 회로 블록에 공급하여 제2클럭 신호의 위상을 조절한다. 제2클럭 신호는 듀얼 DLL 회로 모듈(111)에 포함된 2개의 DLL 회로 블록들 중에서 메모리 컨트롤러(110A)와 메모리 장치(120A) 간의 정보 전송이 이루어지는 신호 경로에 접속되지 않은 대기 상태의 DLL 회로 블록에 공급될 수 있다. 예로서, 제2클럭 신호는 클럭 주파수 변경 요구에 따라서 메모리 컨트롤러(110A)에서 생성될 수 있다. 2개의 DLL 회로 블록들 중에서 현재 사용하고 있는 DLL 회로 블록에는 제1클럭 신호가 공급된다. 예로서, 제1클럭 신호는 현재 사용하는 클럭 신호이고, 제2클럭 신호는 차기 사용될 클럭 신호로 정의될 수 있다.
듀얼 DLL 회로 모듈(111)에 포함된 2개의 DLL 회로 블록들은 메모리 시스템(100A)의 내부 회로에서 발생되는 클럭 신호의 지연량을 보상하기 위하여 어드레스 신호, 제어 신호 및 데이터 신호를 패치하는데 이용되는 클럭 신호의 위상을 조절하는 동작을 수행할 수 있다.
그리고, 듀얼 DLL 회로 모듈(111)은 제2클럭 신호가 공급된 DLL 회로 블록이 락 상태에 도달한 후에 메모리 컨트롤러(110A)와 메모리 장치(120A)간의 정보 전송이 없는 구간 동안에 듀얼 DLL 회로 모듈(111)에서 제1클럭 신호가 공급되고 있는 DLL 회로 블록에 접속된 신호 경로가 차기 사용될 클럭 신호가 공급된 DLL 회로 블록에 접속되도록 신호 경로를 전환시킨다. 예로서, 메모리 컨트롤러(110A)와 메모리 장치(120A) 간의 정보 전송이 없는 구간은 메모리 장치(120A)의 오토 리프레쉬 동작 구간이 포함될 수 있다. 그리고, 듀얼 DLL 회로 모듈에서 전환시키는 신호 경로는 데이터 신호 경로 또는 제어 신호 경로 중의 적어도 하나의 경로가 포함될 수 있다.
메모리 장치(120A)는 메모리 셀 어레이(121)를 포함할 수 있는데, 메모리 셀 어레이(121)는 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 영역들에 배치되는 복수의 메모리 셀들을 포함할 수 있다. 예로서, 복수의 메모리 셀들은 각각 DRAM 또는 SDRAM과 같은 휘발성 메모리 셀로 구현될 수 있다. 또한, 복수의 메모리 셀들 각각은 불휘발성 메모리 셀로 구현될 수 있다. 불휘발성 메모리 셀은 EEPROM(Electrically Erasable Programmable Read-Only Memory) 셀, 플래시 메모리 셀, RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀로 구현될 수 있다.
또한, 메모리 장치(120A)는 적어도 하나 이상의 비휘발성 메모리 디바이스(들)와 적어도 하나 이상의 휘발성 메모리 디바이스(들)가 혼합된 형태로 구성될 수 있고, 적어도 두 종류 이상의 비휘발성 메모리 디바이스들이 혼합된 형태로 구성될 수도 있다.
시스템 버스(130A)는 메모리 컨트롤러(110A)와 메모리 장치(120A) 사이의 신호를 주고받는데 이용되는 전기적인 통로를 의미한다. 예로서, 시스템 버스(130A)를 통하여 전달되는 신호로는 데이터, 클럭 신호, 어드레스 신호 및 제어 신호들이 포함될 수 있다. 예로서, 어드레스와 제어신호들은 하나의 전기적인 신호 경로를 통하여 함께 전달될 수 있다.
도 2는 본 발명의 다른 실시 예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 메모리 시스템(100B)은 메모리 컨트롤러(110B), 메모리 장치(120B) 및 시스템 버스(130B)를 포함한다.
메모리 컨트롤러(110B)는 메모리 장치(120B)를 제어하기 위한 각종 신호들을 발생시킨다. 예로서, 메모리 컨트롤러(110B)는 클럭 신호, 어드레스 신호, 제어 신호들을 발생시킨다.
예로서, 메모리 컨트롤러(110B)에서 생성되는 제어 신호들의 논리 값을 조합하여 커맨드를 생성시킬 수 있다. 도 2와 같이, 듀얼 DLL 회로 모듈(122)이 메모리 장치(120B)에 포함되는 경우에, 듀얼 DLL 회로 모듈(122)에서의 차기 사용될 클럭 신호에 대한 DLL 락 처리 요구를 새로운 커맨드로 정의할 수 있다. 이와 같이 정의된 새로운 커맨드에 대응되는 제어신호들은 메모리 컨트롤러(110B)에 생성되어 시스템 버스(130B)를 통하여 메모리 장치(120B)로 전송될 수 있다.
또한, 메모리 컨트롤러(110B)는 메모리 장치(120B)와 통신하여 데이터 신호를 메모리 장치로 제공하거나, 데이터 신호를 메모리 장치(120B)로부터 수신한다.
그리고, 메모리 컨트롤러(110B)는 도 11(a) ~ (g)에 도시된 타이밍으로 메모리 장치(120B)의 동작을 제어하는데 필요한 신호들을 생성시킬 수 있다.
도 1에 도시된 메모리 컨트롤러(110A)에는 듀얼 DLL 회로 모듈(111)이 포함되어 있는데 비하여, 도 2에 도시된 메모리 컨트롤러(110B)에는 듀얼 DLL 회로 모듈(111)이 포함되어 있지 않다.
이에 따라서, 메모리 컨트롤러(110B)는 위상 조절되지 않은 클럭 신호에 기초한 어드레스 신호 및 제어 신호에 대한 패치(fetch) 동작을 수행하여, 패치된 어드레스 신호 및 제어 신호를 메모리 장치(120B)로 전달한다. 또한, 메모리 컨트롤러(110B)는 위상 조절되지 않은 외부 클럭 신호에 기초한 데이터 신호 패치 동작을 수행하여 메모리 장치(120B)로 데이터를 전송하거나, 메모리 장치(120B)로부터 데이터를 수신한다.
메모리 장치(120B)는 메모리 셀 어레이(121) 및 듀얼 DLL 회로 모듈(122)을 포함할 수 있다. 예로서, 듀얼 DLL 회로 모듈(122)은 메모리 장치(120B)의 아날로그 PHY(물리적 계층)에 포함될 수 있다. 셀 어레이(121)는 도 1에서 이미 설명하였으므로, 중복적인 설명은 피하기로 한다.
듀얼 DLL 회로 모듈(122)은 제2클럭 신호를 듀얼 DLL 회로 모듈(122)에 포함된 2개의 DLL 회로 블록들 중에서 현재 사용하지 않는 DLL 회로 블록에 공급하여 차기 사용될 클럭 신호의 위상을 조절한다. 즉, 제2클럭 신호는 듀얼 DLL 회로 모듈(122)에 포함된 2개의 DLL 회로 블록들 중에서 메모리 컨트롤러(110B)와 메모리 장치(120B) 간의 정보 전송이 이루어지는 신호 경로에 접속되지 않은 대기 상태의 DLL 회로 블록에 공급된다.
예로서, 제2클럭 신호는 클럭 주파수 변경 요구에 따라서 메모리 컨트롤러(110B)에서 생성되고, 제2클럭 신호는 시스템 버스(130B)를 통하여 메모리 장치(120B)로 전송될 수 있다. 2개의 DLL 회로 블록들 중에서 현재 사용하고 있는 DLL 회로 블록에는 제1클럭 신호가 공급된다. 따라서, 제1클럭 신호는 현재 사용하는 클럭 신호이고, 제2클럭 신호는 차기 사용될 클럭 신호로 정의될 수 있다.
이에 따라서, 시스템 버스(130B)에는 2개의 클럭 신호 경로(path)가 구비되어 있다. 즉, 현재 사용하고 있는 제1클럭 신호에 대한 경로와 차기 사용될 제2클럭 신호에 대한 경로가 각각 시스템 버스(130B)에 구비되어 있다.
듀얼 DLL 회로 모듈(122)에 포함된 2개의 DLL 회로 블록들은 메모리 시스템의 내부 회로에서 발생되는 클럭 신호에 대한 위상 지연을 보상하기 위하여 메모리 장치(120B)로 입력되는 클럭 신호의 위상을 조절하는 역할을 한다.
그리고, 듀얼 DLL 회로 모듈(122)은 제2클럭 신호가 공급된 DLL 회로 블록이 락 상태에 도달한 후에 메모리 컨트롤러(110B)와 메모리 장치(120B) 간의 정보 전송이 없는 구간 동안에 듀얼 DLL 회로 모듈(122)에서 제1클럭 신호가 공급되는 DLL 회로 블록에 접속된 신호 경로를 제2클럭 신호가 공급된 DLL 회로 블록에 접속되도록 신호 경로를 전환시킨다. 예로서, 메모리 컨트롤러(110B)와 메모리 장치(120B) 간의 정보 전송이 없는 구간은 메모리 장치(120B)의 오토 리프레쉬 동작 구간이 포함될 수 있다. 그리고, 듀얼 DLL 회로 모듈에서 전환시키는 신호 경로는 데이터 신호 경로 또는 제어 신호 경로 중의 적어도 하나의 경로가 포함될 수 있다.
듀얼 DLL 회로 모듈(122)은 2개의 DLL 회로 블록들이 포함되어 있으며, 2개의 DLL 회로 블록들 중에서 선택된 하나의 DLL 회로 블록을 이용하여 위상 조절된 클럭 신호를 발생시키고, 위상 조절된 클럭 신호에 기초한 어드레스 신호 및 제어 신호 패치(fetch) 동작을 수행하여 메모리 컨트롤러(110B)로부터 어드레스 신호 및 제어 신호를 수신한다. 또한, 듀얼 DLL 회로 모듈(122)은 위상 조절된 클럭 신호에 기초한 데이터 신호 패치 동작을 수행하여 메모리 컨트롤러(110B)로 데이터를 전송하거나, 메모리 컨트롤러(110B)로부터 데이터를 수신한다.
시스템 버스(130B)는 메모리 컨트롤러(110B)와 메모리 장치(120B) 사이의 신호를 주고받는데 이용되는 전기적인 통로를 의미한다. 예로서, 시스템 버스(130B)를 통하여 전달되는 신호로는 데이터, 클럭 신호, 어드레스 신호, 제어 신호들이 포함될 수 있다. 예로서, 어드레스와 제어신호들은 하나의 전기적인 신호 경로를 통하여 함께 전달될 수 있다.
도 1에 도시된 시스템 버스(130A)에서는 단일의 클럭 신호를 전송하기 위한 신호 경로가 필요한데 비하여, 도 2에 도시된 시스템 버스(130B)에서는 2개의 클럭 신호를 전송하기 위한 신호 경로가 필요하다.
도 3은 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 3에 도시된 바와 같이, 본 발명의 또 다른 실시 예에 따른 메모리 시스템(100C)은 메모리 컨트롤러(110C), 메모리 장치(120C) 및 시스템 버스(130C)를 포함한다.
도 3을 참조하면, 메모리 시스템(100C)은 메모리 컨트롤러(110C)에 듀얼 DLL 회로 모듈(111)이 포함되고, 메모리 장치(120C)에 싱글 DLL 회로 블록(123)이 포함되는 구성을 갖는다. 예로서, 듀얼 DLL 회로 모듈(111)은 메모리 컨트롤러(110C)의 아날로그 PHY(물리적 계층)에 포함되고, 싱글 DLL 회로 블록(123)은 메모리 장치(120C)의 아날로그 PHY(물리적 계층)에 포함될 수 있다.
메모리 컨트롤러(110C) 및 시스템 버스(130C)는 도 1에 도시된 메모리 컨트롤러(110A)와 시스템 버스(130A)와 구성 및 동작에 있어서 실질적으로 동일하므로, 중복적인 설명은 피하기로 한다. 다만, 도 1에 도시된 메모리 시스템의 구성과 비교하여 도 3에 도시된 메모리 시스템은 메모리 장치(120C)에 싱글 DLL 회로 블록(123)이 추가적으로 포함되어 있다는 점이 상이하다.
참고적으로, 도 3에 도시된 메모리 시스템에서는 듀얼 DLL 회로 모듈(111) 및 싱글 DLL 회로 블록(123)에서 각각 메모리 컨트롤러(110C) 및 메모리 장치(120C)에서 발생되는 클럭 신호의 지연량을 보상하도록 클럭 신호의 위상을 함께 조절한다.
또한, 메모리 장치(120C)에 포함된 메모리 셀 어레이(121)는 도 1에 도시된 메모리 장치(120A)의 메모리 셀 어레이(121)와 동일하므로 중복적인 설명은 피하기로 한다.
싱글 DLL 회로 블록(123)은 메모리 장치(120C)에 포함되어 있으며, 싱글 DLL 회로 블록(123)은 하나의 DLL 회로에 의하여 메모리 장치(120C)의 내부 회로에서 발생되는 클럭 신호의 지연량을 보상하기 위하여 클럭 신호의 위상을 조절한다. 이에 따라서, 싱글 DLL 회로 블록(123)에 포함된 하나의 DLL 회로에 의하여 위상 조절된 클럭 신호를 발생시키고, 위상 조절된 클럭 신호에 기초한 어드레스 신호 및 제어 신호 패치(fetch) 동작을 수행하여 메모리 컨트롤러(110C)로부터 어드레스 신호 및 제어 신호를 수신한다. 또한, 싱글 DLL 회로 블록(123)은 위상 조절된 클럭 신호에 기초한 데이터 신호 패치 동작을 수행하여 메모리 컨트롤러(110C)로 데이터를 전송하거나, 메모리 컨트롤러(110C)로부터 데이터를 수신한다.
도 4는 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 4에 도시된 바와 같이, 본 발명의 또 다른 실시 예에 따른 메모리 시스템(100D)은 메모리 컨트롤러(110D), 메모리 장치(120D) 및 시스템 버스(130D)를 포함한다.
도 4를 참조하면, 메모리 시스템은 메모리 컨트롤러(110D)에 싱글 DLL 회로 블록(112)이 포함되고, 메모리 장치(120D)에 듀얼 DLL 회로 모듈(122)이 포함되는 구성을 갖는다. 예로서, 싱글 DLL 회로 블록(112)은 메모리 컨트롤러(110D)의 아날로그 PHY(물리적 계층)에 포함되고, 듀얼 DLL 회로 모듈(122)은 메모리 장치(120D)의 아날로그 PHY(물리적 계층)에 포함될 수 있다.
메모리 장치(120D) 및 시스템 버스(130D)는 도 2에 도시된 메모리 장치(120B)와 시스템 버스(130B)와 구성 및 동작에 있어서 실질적으로 동일하므로, 중복적인 설명은 피하기로 한다. 다만, 도 2에 도시된 메모리 시스템의 구성과 비교하여 도 4에 도시된 메모리 시스템은 메모리 컨트롤러(110C)에 싱글 DLL 회로 블록(112)이 추가적으로 포함되어 있다는 점이 상이하다.
참고적으로, 도 4에 도시된 메모리 시스템에서는 싱글 DLL 회로 블록(112) 및 듀얼 DLL 회로 모듈(122)에서 각각 메모리 컨트롤러(110D) 및 메모리 장치(120D)에서 발생되는 클럭 신호의 지연량을 보상하도록 클럭 신호의 위상을 함께 조절할 수 있게 된다.
메모리 장치(120D)에 포함된 메모리 셀 어레이(121)는 도 2에 도시된 메모리 장치(120B)의 메모리 셀 어레이(121)와 동일하므로 중복적인 설명은 피하기로 한다.
싱글 DLL 회로 블록(112)은 메모리 컨트롤러(110D)에 포함되어 있으며, 싱글 DLL 회로 블록(112)은 하나의 DLL 회로에 의하여 메모리 컨트롤러(110D)의 내부 회로에서 발생되는 클럭 신호의 지연량을 보상하기 위하여 클럭 신호의 위상을 조절한다. 이에 따라서, 싱글 DLL 회로 블록(112)에 포함된 하나의 DLL 회로에 의하여 위상 조절된 클럭 신호를 발생시키고, 위상 조절된 클럭 신호에 기초한 어드레스 신호 및 제어 신호 패치(fetch) 동작을 수행하여 메모리 장치(120D)로 어드레스 신호 및 제어 신호를 전송한다. 또한, 싱글 DLL 회로 블록(112)은 위상 조절된 클럭 신호에 기초한 데이터 신호 패치 동작을 수행하여 메모리 장치(120D)로 데이터를 전송하거나, 메모리 장치(120D)로부터 데이터를 수신한다.
도 5는 도 1 내지 도 4에 도시된 싱글 DLL 회로 블록(112 또는 123)에 대한 집적 회로의 구성을 예시적으로 보여주는 도면이다.
도 5에 도시된 바와 같이, 싱글 DLL 회로 블록(112 또는 123)은 DLL 회로(11) 및 버퍼 회로(12)를 구비한다.
DLL 회로(11)는 메모리 시스템의 내부 회로에서 발생되는 클럭 신호의 지연량을 보상하기 위하여 클럭 신호의 위상을 조절하고, 위상 조절된 클럭 신호를 출력한다. 예로서, DLL 회로(11)는 메모리 시스템에서 클럭 신호(CLK) 발생된 후에 어드레스/제어 신호(ADCT) 또는 데이터 신호(DQ)의 입/출력단까지 전달되는 과정에서 발생되는 지연량을 보상하여 위상 조절된 클럭 신호를 생성한다.
버퍼 회로(12)는 DLL 회로(11)에서 생성되는 위상 조절된 클럭 신호에 기초하여 메모리 셀 어레이(121)로부터 독출 또는 기입되는 데이터 신호(DQ)를 각각 래치하여 출력한다. 이에 따라서, 버퍼 회로(12)는 입력되는 데이터 신호(DQ)를 위상 조절된 클럭 신호에 따라서 패치함으로써, 위상 조절된 데이터 신호(DQ')를 출력한다.
또한, 버퍼 회로(12)는 DLL 회로(11)에서 생성되는 위상 조절된 클럭 신호에 기초하여 메모리 장치로 전송하거나 또는 메모리 컨트롤러부터 수신되는 어드레스/제어 신호(ADCT)를 래치하여 출력한다. 이에 따라서, 버퍼 회로(12)는 입력되는 어드레스/제어 신호(ADCT)를 위상 조절된 클럭 신호에 따라서 패치함으로써, 위상 조절된 어드레스/제어 신호(ADCT')를 출력한다.
도 6은 도 1 내지 도 4에 도시된 듀얼 DLL 회로 모듈(111 또는 122)에 대한 집적 회로의 구성을 예시적으로 보여주는 도면이다.
도 6에 도시된 바와 같이, 듀얼 DLL 회로 모듈(112 또는 122)은 제1DLL 회로 블록(21A), 제2DLL 회로 블록(21B) 및 경로 선택 회로 블록(22)을 구비한다.
제1DLL 회로 블록(21A) 및 제2DLL 회로 블록(21B)은 각각 도 5에 도시된 바와 같은 싱글 DLL 회로 블록과 실질적으로 동등하게 구성될 수 있다. 참고적으로, 제1DLL 회로 블록(21A)에 인가되는 클럭 신호(CLK1)와 제2DLL 회로 블록(21B)에 인가되는 클럭 신호(CLK2)는 각기 다른 신호 경로를 통하여 수신된다.
제1DLL 회로 블록(21A)은 제1DLL 락 요구 신호(REQ_LOCK1)에 따라서 제1클럭 입력단자로 입력되는 제1클럭 신호(CLK1)의 위상을 조절하고, 선택 신호(SEL)에 따라서 경로 선택 회로 블록(22)으로부터 입력되는 어드레스/제어 신호(ADCT) 및 데이터 신호(DQ)를 위상 조절된 제1클럭 신호에 기초하여 래치하여 출력한다.
제2DLL 회로 블록(21B)은 제2DLL 락 요구 신호(REQ_LOCK2)에 따라서 제2클럭 입력단자로 입력되는 제2클럭 신호(CLK1)의 위상을 조절하고, 선택 신호(SEL)에 따라서 경로 선택 회로 블록(22)으로부터 입력되는 어드레스/제어 신호(ADCT) 및 데이터 신호(DQ)를 위상 조절된 제2클럭 신호에 기초하여 래치하여 출력한다.
예로서, 제1DLL 락 요구 신호(REQ_LOCK1) 및 제2DLL 락 요구 신호(REQ_LOCK2)는 메모리 컨트롤러에서 생성될 수 있다. 다른 예로서, 제1DLL 락 요구 신호(REQ_LOCK1) 및 제2DLL 락 요구 신호(REQ_LOCK2)는 메모리 컨트롤러에서 생성되는 커맨드에 의하여 메모리 장치에서 생성될 수도 있다.
경로 선택 회로 블록(22)은 선택 신호(SEL)에 따라서 정보를 전송하거나 수신하는 신호 경로를 제1DLL 회로 블록(21A) 또는 제2DLL 회로 블록(21B) 중의 하나에 접속시킨다. 선택 신호(SEL)는 메모리 컨트롤러와 메모리 장치간의 정보 전송이 없는 구간에 발생시킬 수 있다. 예로서, 선택 신호(SEL)는 메모리 장치의 오토 리프레쉬 동작 구간에 발생시킬 수 있다. 예로서, 선택 신호(SEL)는 메모리 컨트롤러에서 생성될 수 있다. 다른 예로서, 선택 신호(SEL)는 메모리 컨트롤러에서 생성되는 커맨드에 의하여 메모리 장치에서 생성될 수도 있다.
선택 신호(SEL)에 따라서 경로 선택 회로 블록(22)은 입력되는 정보(ADCT/DQ)가 제1DLL 회로 블록(21A) 또는 제2DLL 회로 블록(21B) 중의 하나에 인가되도록 신호 경로를 제어한다. 그리고, 경로 선택 회로 블록(22)은 선택 신호(SEL)에 따라서 제1DLL 회로 블록(21A) 또는 제2DLL 회로 블록(21B) 중의 하나에서 출력되는 정보(ADCT'/DQ')를 선택하여 출력하도록 신호 경로를 제어한다.
도 7은 도 6에 도시된 듀얼 DLL 회로 모듈(111 또는 122)에 대한 집적 회로의 상세 구성을 예시적으로 보여주는 도면이다.
도 7에 도시된 바와 같이, 듀얼 DLL 회로 모듈(112 또는 122)은 제1DLL 회로 블록(21A), 제2DLL 회로 블록(21B) 및 경로 선택 회로 블록(22)을 구비한다. 그리고, 경로 선택 회로 블록(22)은 디멀티플렉서(22-1) 및 멀티플렉서(22-2)를 구비한다.
디멀티플렉서(22-1)는 입력 단자로 입력되는 정보인 어드레스 신호, 제어 신호 및 데이터 신호(ADCT/DQ)를 제1선택신호(SEL1)에 따라서 제1DLL 회로 블록(21A) 또는 제2DLL 회로 블록(21B) 중의 하나의 입력단자로 출력한다.
멀티플렉서(22-2)는 제1DLL 회로 블록(21A) 또는 제2DLL 회로 블록(21B) 중의 하나로부터 입력되는 정보인 위상 조절된 어드레스 신호, 제어 신호 및 데이터 신호(ADCT'/DQ')를 제2선택신호(SEL2)에 따라서 선택하여 출력 단자를 통하여 출력한다.
예로서, 제1선택신호(SEL1)와 제2선택신호(SEL2)는 공통된 단일의 선택신호(SEL)로 설계할 수도 있다. 제1DLL 회로 블록(21A) 및 제2DLL 회로 블록(21B)은 도 6에서 설명하였으므로, 중복적인 설명은 피하기로 한다.
예로서, 현재 메모리 시스템의 동작 상태가 제1선택신호(SEL1)의 제1논리 값에 따라서 제1DLL 회로 블록(21A)이 선택되어 디멀티플렉서(22-1)로 입력되는 어드레스 신호, 제어신호 및 데이터 신호(ADCT/DQ)가 제1DLL 회로 블록(21A)으로 출력된다고 가정하자.
그러면, 제1DLL 회로 블록(21A)은 제1DLL 락 요구 신호(REQ_LOCK1)에 따라서 제1클럭 신호(CLK1)의 지연량을 보상하여 위상 조절된 제1클럭 신호를 생성시키고, 위상 조절된 제1클럭 신호에 기초하여 어드레스 신호, 제어 신호 및 데이터 신호(ADCT/DQ)를 래치하여 위상 조절된 어드레스 신호, 제어 신호 및 데이터 신호(ADCT'/DQ')를 출력한다. 이에 따라서, 현재 메모리 시스템에서 사용하는 클럭 신호는 제1클럭 신호(CLK1)가 된다.
그리고, 제2선택신호(SEL2)의 제1논리 값에 따라서 제1DLL 회로 블록(21A)에서 출력되는 위상 조절된 어드레스/제어 신호 및 데이터 신호(ADCT'/DQ')가 선택되어 멀티플렉서(22-2)의 출력 단자를 통하여 출력된다.
이와 같이 동작하고 있는 상태에서 클럭 주파수 변경 요구가 발생되는 경우에 메모리 시스템(100A~ 100D)에서의 동작을 대하여 도 11(a)~(g)의 주요 신호들의 타이밍도를 참조하여 설명하기로 한다.
메모리 시스템(100A~ 100D)은 클럭 주파수 변경 요구 펄스(REQ_CLK_CH)에 따라서 차기 사용될 클럭 신호로서 제2클럭 신호(CLK2)를 생성한다.
차기 사용될 제2클럭 신호(CLK2)는 현재 사용하고 있지 않은 대기 상태의 DLL 회로 블록인 제2DLL 회로 블록(21B)의 제2클럭 입력 단자에 인가된다.
그리고, 메모리 시스템(100A~ 100D)은 차기 사용될 제2클럭 신호(CLK2)가 인가되는 제2DLL 회로 블록(21B)에서의 락 처리 동작 시작을 위한 제2DLL 락 요구 신호(REQ_LOCK2)를 발생시킨다. 제2DLL 락 요구 신호(REQ_LOCK2)에 따라서 제2DLL 회로 블록(21B)에서는 제2클럭 입력 단자로 입력되는 차기 사용될 클럭 신호의 위상을 조절하는 동작이 시작된다. 위상 조절을 수행하면서 DLL 락 처리가 완료될 때까지 기다린다.
제2DLL 회로 블록(21B)에서의 DLL 락 상태에 도달된 후에 메모리 컨트롤러와 메모리 장치간의 정보 전송이 없는 구간에 선택신호(SEL)를 제1논리 값에서 제2논리 값으로 변경한다. 예로서, DLL 락 상태에 도달된 후 오토 리프레쉬 신호(REF_AUTO)가 발생되면, 오토 리프레쉬 동작이 수행되는 구간에 공통된 선택 신호(SEL)의 논리 값을 제1논리 값에서 제2논리 값으로 변경한다. 선택 신호(SEL)는 디멀티플렉서(22-1)와 멀티플렉서(22-2)의 신호 경로를 함께 제어하기 위한 신호이다. 예로서, 오토 리프레쉬 동작이 수행되는 구간의 첫 번째 클럭 신호에서 선택 신호(SEL)의 논리 값을 제1논리 값에서 제2논리 값으로 변경할 수 있다.
도 11을 참조하면, 제2DLL 락 요구 신호(REQ_LOCK2) 발생 시점부터 오토 리프레쉬 신호(REF_AUTO) 발생 시점까지의 시간(Td)이 제2DLL 회로 블록(21B)에서의 DLL 락 상태에 도달되는데 필요한 시간 이상인 경우에 오토 리프레쉬 동작 구간에 선택신호(SEL)를 제1논리 값에서 제2논리 값으로 변경한다. 만일, 제2DLL 락 요구 신호(REQ_LOCK2) 발생 시점부터 오토 리프레쉬 신호(REF_AUTO) 발생 시점까지의 시간(Td)이 제2DLL 회로 블록(21B)에서의 DLL 락 상태에 도달되는데 필요한 시간 미만인 경우에는, 다음 오토 리프레쉬 신호(REF_AUTO)가 발생되는 구간에 선택신호(SEL)를 제1논리 값에서 제2논리 값으로 변경한다.
선택 신호(SEL)의 논리 값 변경에 따라서 디멀티플렉서(22-1)는 입력되는 정보인 어드레스/제어 신호 및 데이터 신호(ADCT/DQ)가 제2DLL 회로 블록(21B)의 입력 단자에 인가되도록 신호 경로를 변경한다.
이에 따라서, 제2DLL 회로 블록(21B)은 위상 조절된 제2클럭 신호에 기초하여 어드레스/제어 신호 및 데이터 신호(ADCT/DQ)를 래치하여 위상 조절된 어드레스/제어신호 및 데이터 신호(ADCT'/DQ')를 출력한다.
또한, 선택 신호(SEL)의 논리 값 변경에 따라서 멀티플렉서(22-2)는 제2DLL 회로 블록(21B)에서 출력되는 위상 조절된 어드레스/제어신호 및 데이터 신호(ADCT'/DQ')를 선택하도록 신호 경로를 변경한다.
이에 따라서, 메모리 시스템에서 사용하는 클럭 신호는 제1클럭 신호(CLK1)에서 제2클럭 신호(CLK2)로 변경된다. 선택 신호(SEL)의 논리 값을 제1논리 값에서 제2논리 값으로 변경하고 나서, 이전에 사용하였던 제1클럭 신호(CLK1)의 발생을 중단시키기 위한 신호(CLK1_OFF)를 발생시킨다. 이에 따라서, 이전에 사용하였던 제1클럭 신호(CLK1)의 발생은 중단된다.
도 8은 도 5에 도시된 싱글 DLL 회로 블록(112 또는 123)에 대한 집적 회로의 상세 구성을 예시적으로 보여주는 도면이다. 참고적으로, 도 7에 도시된 제1DLL 회로 블록(21A) 및 제2DLL 회로 블록(21B) 각각도 도 8에 도시된 싱글 DLL 회로 블록과 동일한 구성을 갖는다.
도 8에 도시된 바와 같이, 싱글 DLL 회로 블록(112 또는 123)은 DLL 회로(11), 제1버퍼(12-1) 및 제2버퍼(12-2)를 구비한다.
DLL 회로(11)는 클럭 신호(CLK)를 입력하고, DLL 락 요구 신호(REQ_LOCK)에 따라서 메모리 시스템의 내부 회로에서 발생되는 클럭 신호의 지연량을 보상하기 위하여 클럭 신호의 위상을 조절 동작을 시작하고, 위상 조절된 클럭 신호(dCLK)를 출력한다.
DLL 회로(11)에서 위상 조절된 클럭 신호(dCLK)는 제1버퍼(12-1) 및 제2버퍼(12-2)에 각각 입력된다.
제1버퍼(12-1)는 위상 조절된 클럭 신호(dCLK)에 기초하여 정보 입력 단자로 입력되는 어드레스/제어 신호(ADCT)를 래치하여 위상 조절된 어드레스/제어 신호(ADCT')를 출력한다.
제2버퍼(12-2)는 위상 조절된 클럭 신호(dCLK)에 기초하여 정보 입력 단자로 입력되는 데이터 신호(DQ)를 래치하여 위상 조절된 데이터 신호(DQ')를 출력한다.
예로서, 제1버퍼(12-1) 및 제2버퍼(12-2)는 각각 플립플롭 회로로 구현할 수 있다. 세부적으로, D 플립플롭 회로로 구현할 수 있다.
도 9는 도 8에 도시된 DLL 회로(11)의 상세 구성을 예시적으로 보여주는 도면이다.
도 9에 도시된 바와 같이, DLL 회로(11)는 지연부(11-1), 레지스터부(11-2), 지연 제어부(11-3), 위상 비교부(11-4) 및 레플리카(replica) 모델부(11-5)를 구비한다.
지연부(11-1)는 복수의 지연 셀(delay cell)들로 구성되며, 입력되는 클럭 신호(CLK)를 소정 시간 지연시킨 위상 조절된 클럭 신호(dCLK)를 출력한다. 예로서, 지연부(11-1)로 입력되는 클럭 신호(CLK)는 외부 클럭 신호가 될 수 있다. 지연부(11-1)에서 지연되는 지연량은 지연 제어부(11-3)에 의해 제어된다.
지연 제어부(11-3)에 의해 제어되는 지연량은 입력되는 클럭 신호(CLK)와 레플리카 모델부(11-5)를 통해 피드백된 지연 클럭 신호(dfCLK)의 위상 차(PDIFF)에 의해 결정된다.
레플리카 모델부(11-5)는 위상 조절된 클럭 신호(dCLK)가 메모리 컨트롤러의 입/출력단 또는 메모리 장치의 입/출력단으로 전달되는 실제 클럭 경로와 동일한 지연 조건을 가지도록 구성된 회로이다.
레플리카 모델부(11-5)를 통해 피드백되는 지연 클럭 신호(dfCLK)는 메모리 컨트롤러의 입/출력단 또는 메모리 장치의 입/출력단에 전달되는 클럭신호와 동일한 위상을 갖는다.
위상 비교부(11-4)는 입력되는 클럭 신호(CLK)와 레플리카 모델부(11-5)를 통해 피드백되는 지연 클럭 신호(dfCLK)의 위상을 비교하여, 클럭 신호(CLK)와 지연 클럭신호(dfCLK)의 위상 차(PDIFF)를 지연 제어부(11-3)로 출력한다.
지연 제어부(11-3)는 DLL 락 요구 신호(REQ_LOCK)에 따라서 락 처리 동작을 시작한다. 락 처리 동작이 시작되면 지연 제어부(11-3)는 클럭 신호(CLK)와 지연 클럭신호(dfCLK)의 위상 차(PDIFF)에 따라서 지연부(11-1)의 지연량에 대한 증가 또는 감소를 제어하기 위한 지연 제어신호를 생성하여 레지스터부(11-2)로 출력한다. 예로서, 지연 제어부(11-3)는 클럭 신호(CLK)와 지연 클럭 신호(dfCLK)의 위상 차(PDIFF)가 초기 설정된 범위 내에 있는 경우에 DLL 회로가 락(Lock) 상태에 도달된 것으로 판정할 수 있다.
레지스터부(11-2)는 복수의 쉬프트 레지스터들로 구성될 수 있으며, 지연 제어부(11-3)로부터 입력되는 지연 제어신호에 따라서 지연부(11-1)의 지연량을 제어한다.
도 10은 본 발명의 실시 예에 따른 듀얼 DLL 회로 모듈(122)을 포함하는 메모리 장치(120B 또는 120D)의 구성을 예시적으로 보여주는 도면이다.
도 10에 도시된 바와 같이, 메모리 장치(120B 또는 120D)는 메모리 셀 어레이(121), 듀얼 DLL 회로 모듈(122), 제어 로직(124), 어드레스 디코더(125) 및 독출/기입 회로(126)를 구비한다.
메모리 셀 어레이(121)는 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 영역들에 배치되는 복수의 메모리 셀들을 포함할 수 있다. 예로서, 복수의 메모리 셀들은 각각 DRAM 또는 SDRAM과 같은 휘발성 메모리 셀로 구현될 수 있다. 또한, 복수의 메모리 셀들 각각은 불휘발성 메모리 셀로 구현될 수 있다.
듀얼 DLL 회로 모듈(122)은 메모리 컨트롤러로부터 각기 다른 신호 경로를 통하여 제1클럭 신호(CLK1) 또는 제2클럭 신호(CLK2)를 제공받는다.
위의 도 6 ~ 9에서 이미 설명한 바와 같이, 듀얼 DLL 회로 모듈(122)은 제1클럭 신호(CLK1) 또는 제2클럭 신호(CLK2) 중의 하나의 클럭 신호를 지연시킨 위상 조절된 클럭 신호에 기초하여 메모리 컨트롤러부터 수신되는 어드레스/제어 신호(ADCT)를 래치하여 위상 조절된 어드레스/제어 신호(ADCT')를 출력한다.
그리고, 듀얼 DLL 회로 모듈(122)은 제1클럭 신호(CLK1) 또는 제2클럭 신호(CLK2) 중의 하나의 클럭 신호를 지연시킨 위상 조절된 클럭 신호에 기초하여 메모리 컨트롤러부터 수신되는 데이터(DQ)를 패치(petch)하여 독출/기입 회로(126)에 제공하거나 독출/기입 회로(126)에서 독출된 데이터(DQ)를 패치하여 메모리 컨트롤러로 전송한다.
듀얼 DLL 회로 모듈(122)에서 출력되는 위상 조절된 어드레스 신호(AD')는 어드레스 디코더(125)에 제공되고, 듀얼 DLL 회로 모듈(122)에서 출력되는 위상 조절된 제어 신호(CT')는 제어 로직(124)에 제공된다.
제어 로직(124)에는 커맨드 디코더(124-1)가 포함되어 있다. 제어 로직(124)은 입력되는 제어신호(CT')들을 커맨드 디코더(124-1)에 의하여 디코딩 처리한 후에, 디코딩 처리 결과에 따라서 메모리 셀 어레이(121), 듀얼 DLL 회로 모듈(122), 어드레스 디코더(125) 및 독출/기입 회로(126)의 동작과 타이밍을 제어하기 위한 복수개의 제어 및 타이밍 신호들을 발생한다.
어드레스 디코더(125)는 듀얼 DLL 회로 모듈(122)을 통하여 수신되는 어드레스 신호(AD')를 디코딩 처리하여 메모리 셀 어레이(121)의 워드 라인 및 비트 라인을 선택하기 위한 신호를 발생한다.
독출/기입 회로(126)는 어드레스 디코더(125)에 의하여 선택된 워드 라인 및 비트 라인에 연결된 메모리 셀로부터 데이터를 독출하여 듀얼 DLL 회로 모듈(122)로 출력하거나, 듀얼 DLL 회로 모듈(122)로부터 제공받은 데이터 신호를 어드레스 디코더(125)에 의하여 선택된 워드 라인 및 비트 라인에 기입하는 동작을 수행한다.
다음으로, 듀얼 DLL(Delay Locked Loop) 회로 모듈이 포함된 메모리 시스템에서의 클럭 주파수 변경을 위한 다이나믹 주파수 스케일링 처리 방법에 대하여 도 12 ~ 도 14의 흐름도를 참조하여 상세히 설명하기로 한다.
도 12는 본 발명의 실시 예에 따른 다이나믹 주파수 스케일링 처리 방법의 흐름도이다.
메모리 시스템은 클럭 주파수 변경 요구에 따라서 제2클럭 신호를 듀얼 DLL 회로 모듈에 포함된 2개의 DLL 회로 블록들 중에서 메모리 장치와의 정보 전송이 이루어지는 신호 경로에 접속되지 않은 대기 상태의 DLL 회로 블록에 공급하여 제2클럭 신호의 위상을 조절하는 동작을 수행한다(S110). 듀얼 DLL 회로 모듈에 포함된 2개의 DLL 회로 블록들 중에서 메모리 장치와의 정보 전송이 이루어지는 신호 경로에 접속된 DLL 회로 블록에는 제1클럭 신호가 공급된다. 이에 따라서, 제1클럭 신호는 메모리 시스템에서 현재 사용되고 있는 클럭 신호이고, 제2클럭 신호는 메모리 시스템에서 차기에 사용될 클럭 신호가 된다.
즉, 듀얼 DLL 회로 모듈에 포함된 2개의 DLL 회로 블록들 중 하나의 DLL 회로 블록에서 현재 메모리 시스템에서 신호 처리에 사용하고 있는 제1클럭 신호의 위상을 조절한다. 그리고, 2개의 DLL 회로 블록들 중에서 현재 사용하고 있는 제1클럭 신호의 위상을 조절하는 DLL 회로 블록 이외의 대기 상태에 있는 DLL 회로 블록에 제2클럭 신호를 공급하여, 제2클럭 신호에 대한 위상 조절을 실행하게 된다.
다음으로, 메모리 시스템은 제2클럭 신호의 위상을 조절하는 대기 상태의 DLL 회로 블록이 락 상태에 도달한 후에 메모리 컨트롤러와 메모리 장치간의 정보 전송이 없는 구간 동안에 듀얼 DLL 회로 모듈에서 제1클럭 신호가 공급되는 DLL 회로 블록에 접속된 신호 경로를 대기 상태의 DLL 회로 블록에 접속되도록 신호 경로를 전환시키는 동작을 수행한다(S120).
예로서, 메모리 시스템은 대기 상태의 DLL 회로 블록에서의 락 상태 도달 여부에 대한 판정 후 락 상태에 있으면 현재 사용 중인 DLL 회로 블록으로부터 대기 상태의 DLL 회로 블록으로 신호 경로를 전환시킬 수 있다. 다른 예로서, 메모리 시스템은 대기 상태의 DLL 회로 블록에서 락 처리 동작을 시작하고 나서 초기 설정된 시간 경과 후에 현재 사용 중인 DLL 회로 블록으로부터 대기 상태의 DLL 회로 블록으로 신호 경로를 전환시킬 수 있다. 여기에서, 초기 설정된 시간은 DLL 회로 블록이 락 상태에 도달되는데 필요한 최소 임계 시간이상으로 결정한다. 대기 상태의 DLL 회로 블록으로의 신호 경로를 전환한 후에는 이전에 사용했던 클럭 신호의 발생을 중단한다.
예로서, 메모리 컨트롤러와 메모리 장치간의 정보 전송이 없는 구간에는 메모리 장치의 오토 리프레쉬 동작 구간이 포함될 수 있다. 신호 경로를 전환시키는 동작에 따라서 듀얼 DLL 회로 모듈에서 현재 사용 중인 DLL 회로 블록에 접속된 신호 경로가 변경되어 대기 상태의 DLL 회로 블록에 접속되면, 메모리 시스템에서 사용하는 클럭 주파수는 제2클럭 신호의 주파수로 변경된다. 이에 따라서 주파수 변경 요구에 따라서 변경된 클럭 신호에 기초하여 어드레스 신호, 제어 신호 및 데이터 신호를 전송하거나 수신할 수 있게 된다.
도 13은 도 12에 도시된 대기 상태의 DLL 회로 블록에서의 위상 조절을 실행하는 단계(S110)에 대한 일 실시 예에 따른 세부 흐름도이다.
도 13은 듀얼 DLL 회로 모듈이 메모리 시스템의 메모리 컨트롤러에 포함되어 있는 경우의 대기 상태의 DLL 회로 블록에서의 위상 조절을 실행하는 단계(S110)에 대한 예시적인 흐름도를 보여준다.
메모리 시스템은 클럭 주파수 변경 요구에 따라서 차기 사용될 클럭 신호를 생성시킨다(S110-1A). 예로서, 클럭 주파수 변경 요구는 메모리 시스템의 소프트웨어 또는 OS에 의하여 메모리 시스템에서 수행되고 있는 어플리케이션의 작업 진척도 또는 전력 소모 등의 시스템 성능을 고려하여 생성시킬 수 있다.
메모리 시스템은 클럭 변경 요구에 따라 생성된 제2클럭 신호를 듀얼 DLL 회로 모듈에 포함되어 있는 2개의 DLL 회로 블록 중에서 대기 상태의 DLL 회로 블록의 클럭 입력 단자에 공급한다(S110-2A).
다음으로, 메모리 시스템은 대기 상태의 DLL 회로 블록에서 제2클럭 신호의 위상을 조절하도록 동작한다(S110-3A). 예로서, 메모리 컨트롤러에서 생성시킨 DLL 락 요구 신호에 의하여 대기 상태의 DLL 회로 블록은 메모리 시스템의 내부 회로에서 발생되는 클럭 신호의 지연량을 보상하도록 제2클럭 신호의 위상 조절을 시작할 수 있다.
도 14는 도 12에 도시된 대기 상태의 DLL 회로 블록에서의 위상 조절을 실행하는 단계(S110)에 대한 다른 실시 예에 따른 세부 흐름도이다.
도 14는 듀얼 DLL 회로 모듈이 메모리 시스템의 메모리 장치에 포함되어 있는 경우의 대기 상태의 DLL 회로 블록에서의 위상 조절을 실행하는 단계(S110)에 대한 예시적인 흐름도를 보여준다.
메모리 장치는 클럭 주파수 변경 요구에 상응하는 주파수를 갖는 제2클럭 신호를 수신한다(S110-1B). 메모리 장치는 각기 다른 클럭 신호 경로를 통하여 현재 사용하고 있는 제1클럭 신호와 함께 차기 사용될 제2클럭 신호를 메모리 컨트롤러로부터 수신한다. 이에 따라서, 메모리 장치와 메모리 컨트롤러 간의 2개의 클럭 신호 경로가 필요하다.
메모리 장치는 차기 사용될 클럭 신호인 제2클럭 신호를 듀얼 DLL 회로 모듈에 포함되어 있는 2개의 DLL 회로 블록 중에서 대기 상태의 DLL 회로 블록의 클럭 입력 단자에 공급한다(S110-2B).
다음으로, 메모리 장치는 대기 상태의 DLL 회로 블록에서 제2클럭 신호의 위상을 조절하도록 동작한다(S110-3B). 예로서, DLL 회로 블록에서 차기 사용될 클럭 신호의 위상을 조절하도록 동작은 메모리 컨트롤러로부터 수신되는 DLL 락 요구 커맨드에 의하여 수행될 수 있다. 예로서, DLL 락 요구 커맨드는 메모리 컨트롤러에서 생성되는 제어신호들을 이용하여 새로운 커맨드로 정의할 수 있다.
도 15는 본 발명의 다양한 실시 예들에 따른 메모리 시스템에 장착된 컴퓨터 시스템(1500)의 구성을 예시적으로 보여주는 도면이다.
도 15를 참조하면, 컴퓨터 시스템(1500)은 모바일 기기, 데스크 톱 컴퓨터, 노트북 컴퓨터, 네비게이션, PDA(personal digital assistant) 또는 카메라 등에 장착될 수 있다.
컴퓨터 시스템(1400)은 시스템 버스(1540)에 전기적으로 연결되는 메모리 시스템(1510), 프로세서(1520), 인터페이스 장치(1530)를 포함할 수 있다.
메모리 시스템(1510)은 도 1 내지 도 4에 도시된 메모리 시스템(100A ~ 100D)들 중의 하나의 메모리 시스템으로 구현될 수 있다.
프로세서(1520)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 예로서, 프로세서(1520)는 클럭 주파수의 변경을 요구하는 정보를 발생시켜 메모리 시스템(1510)에 제공할 수 있다. 실시 예에 따라, 프로세서(1520)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1520)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 시스템 버스(1540)를 통하여 메모리 시스템(1510) 및 인터페이스 장치(1530)와 정보를 주고받을 수 있다. 실시 예에 따라, 프로세서(1520)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
인터페이스 장치(1530)는 입력 장치 또는 출력 장치일 수 있다. 예로서, 인터페이스 장치(1530)는 키보드, 마우스, 스캐너와 같은 입력 장치가 포함될 수 있다. 예로서, 인터페이스 장치(1530)는 프리터와 같은 출력 장치가 포함될 수 있다.
또한, 인터페이스 장치(1530)는 유선 통신 장치 또는 무선 통신 장치가 포함될 수 있다. 그리고, 인터페이스 장치(1530)는 이미지 센서가 포함될 수도 있다.
한편, 상기에서 설명된 본 발명에 따른 메모리 시스템은 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic MetricQuad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100A ~ 100D, 1510 : 메모리 시스템
110A ~ 110D, 1511 : 메모리 컨트롤러
120A ~ 120D, 1512 : 메모리 장치
111, 122 : 듀얼 DLL 회로 모듈 121 : 메모리 셀 어레이
112, 123 : 싱글 DLL 회로 블록 11 : DLL 회로
12 : 버퍼 회로 21A : 제1DLL 회로 블록
21B : 제2DLL 회로 블록 22 : 경로 선택 회로 블록
22-1 : 디멀티플렉서 22-2 : 멀티플렉서
12-1 : 제1버퍼 12-2 : 제2버퍼
11-1 : 지연부 11-2 : 레지스터부
11-3 : 지연 제어부 11-4 : 위상 비교부
11-5 : 레플리카 모델부 124 : 제어 로직
125 : 어드레스 디코더 126 : 독출/기입 회로
1520 : 프로세서 1530 : 인터페이스 장치
1540 : 시스템 버스

Claims (10)

  1. 듀얼 DLL(Delay Locked Loop) 회로 모듈이 포함된 메모리 시스템에서의 다이나믹 주파수 스케일링 처리 방법에 있어서,
    제2클럭 신호를 상기 듀얼 DLL 회로 모듈에 포함된 2개의 DLL 회로 블록들 중에서 메모리 컨트롤러와 메모리 장치 사이의 정보 전송이 이루어지는 신호 경로에 접속되지 않은 대기 상태의 DLL 회로 블록에 공급하여 상기 제2클럭 신호의 위상을 조절하는 단계; 및
    상기 대기 상태의 DLL 회로 블록이 락 상태에 도달한 후에 상기 메모리 컨트롤러와 메모리 장치 사이의 정보 전송이 없는 구간 동안에 상기 듀얼 DLL 회로 모듈에서 제1클럭 신호가 공급되고 있는 DLL 회로 블록에 접속된 신호 경로가 상기 대기 상태의 DLL 회로 블록에 접속되도록 상기 신호 경로를 전환시키는 단계를 포함하고,
    상기 신호 경로를 전환시키는 단계는
    상기 대기 상태의 DLL 회로 블록에서의 락 처리 동작 시작을 위한 신호의 발생 시점부터 오토 리프레쉬 신호의 발생 시점까지의 시간이 제2DLL 회로 블록에서의 DLL 락 상태에 도달되는데 필요한 시간 이상인 경우에는 오토 리프레쉬 동작 구간에 상기 신호 경로가 전환되고,
    상기 대기 상태의 DLL 회로 블록에서의 락 처리 동작 시작을 위한 신호의 발생 시점부터 오토 리프레쉬 신호의 발생 시점까지의 시간이 제2DLL 회로 블록에서의 DLL 락 상태에 도달되는데 필요한 시간 미만인 경우에는 다음 오토 리프레쉬 동작 구간에 상기 신호 경로가 전환되는 것을 더 포함하는 것을 특징으로 하는 다이나믹 주파수 스케일링 처리 방법.
  2. 제1항에 있어서, 상기 제1클럭 신호는 상기 메모리 시스템에서 현재 사용하는 클럭 신호이고, 상기 제2클럭 신호는 상기 메모리 시스템에서 차기에 사용될 클럭 신호임을 특징으로 하는 다이나믹 주파수 스케일링 처리 방법.
  3. 제1항에 있어서, 상기 메모리 컨트롤러와 메모리 장치 사이의 정보 전송이 없는 구간은 상기 메모리 장치의 오토 리프레쉬 동작 구간을 포함함을 특징으로 하는 다이나믹 주파수 스케일링 처리 방법.
  4. 제1항에 있어서, 상기 제2클럭 신호의 위상을 조절하는 단계는
    클럭 주파수 변경 요구에 따라서 상기 제2클럭 신호를 생성시키는 단계;
    상기 제2클럭 신호를 상기 대기 상태의 DLL 회로 블록에 공급하는 단계; 및
    상기 대기 상태의 DLL 회로 블록에서 상기 제2클럭 신호의 위상을 조절하는 단계를 포함함을 특징으로 하는 다이나믹 주파수 스케일링 처리 방법.
  5. 제1항에 있어서, 상기 제2클럭 신호의 위상을 조절하는 단계는
    클럭 주파수 변경 요구에 상응하는 주파수를 갖는 상기 제2클럭 신호를 수신하는 단계;
    상기 제2클럭 신호를 상기 대기 상태의 DLL 회로 블록에 공급하는 단계; 및
    상기 대기 상태의 DLL 회로 블록에서 상기 제2클럭 신호의 위상을 조절하는 단계를 포함함을 특징으로 하는 다이나믹 주파수 스케일링 처리 방법.
  6. 제1클럭 입력단자로 입력되는 제1클럭 신호의 위상을 조절하고, 위상 조절된 제1클럭 신호에 기초하여 정보를 전송하거나 수신하는 제1DLL(Delay Locked Loop) 회로 블록;
    제2클럭 입력단자로 입력되는 제2클럭 신호의 위상을 조절하고, 위상 조절된 제2클럭 신호에 기초하여 정보를 전송하거나 수신하는 제2DLL(Delay Locked Loop) 회로 블록; 및
    선택 신호에 따라서 상기 정보를 전송하거나 수신하는 신호 경로를 상기 제1DLL 회로 블록 또는 제2DLL 회로 블록 중의 하나에 접속시키는 경로 선택 회로 블록을 포함하고,
    상기 선택 신호는 메모리 컨트롤러와 메모리 장치 사이의 정보 전송이 없는 구간에 발생되고,
    상기 제2DLL 회로 블록에서의 락 처리 동작 시작을 위한 신호의 발생 시점부터 오토 리프레쉬 신호의 발생 시점까지의 시간이 제2DLL 회로 블록에서의 DLL 락 상태에 도달되는데 필요한 시간 이상인 경우에는 오토 리프레쉬 동작 구간에 상기 선택 신호를 제1논리 값에서 제2논리 값으로 변경하고, 상기 제2DLL 회로 블록에서의 락 처리 동작 시작을 위한 신호의 발생 시점부터 오토 리프레쉬 신호의 발생 시점까지의 시간이 제2DLL 회로 블록에서의 DLL 락 상태에 도달되는데 필요한 시간 미만인 경우에는 다음 오토 리프레쉬 동작 구간에 상기 선택 신호를 제1논리 값에서 제2논리 값으로 변경하는 것을 특징으로 하는 집적 회로.
  7. 제6항에 있어서, 상기 경로 선택 회로 블록은
    제1선택 신호에 따라서 상기 정보를 입력하는 신호 경로를 상기 제1DLL 회로의 정보 입력 단자 또는 상기 제2DLL 회로의 정보 입력 단자에 선택적으로 접속시키는 디멀티플렉서; 및
    제2선택 신호에 따라서 상기 제1DLL 회로의 정보 출력 단자 또는 상기 제2DLL 회로의 정보 출력 단자를 상기 정보를 출력하는 신호 경로에 선택적으로 접속시키는 멀티플렉서를 포함함을 특징으로 하는 집적 회로.
  8. 제6항에 있어서, 상기 제1DLL 회로 블록 및 제2DLL 회로 블록은 각각
    클럭 입력 단자로 입력되는 클럭 신호의 위상을 조절하는 DLL 회로; 및
    상기 DLL 회로에서 위상 조절된 클럭 신호에 기초하여 상기 신호 경로에 접속된 정보 입력 단자로 입력되는 정보를 래치하여 상기 신호에 접속된 정보 출력 단자로 출력하는 버퍼 회로를 포함함을 특징으로 하는 집적 회로.
  9. 제6항에 있어서, 클럭 주파수 변경 요구를 발생시키는 프로세서를 더 포함하고, 상기 클럭 주파수 변경 요구에 따라서 차기 사용될 클럭 신호는 상기 신호 경로에 접속되지 않은 제1DLL 회로 블록 또는 제2DLL 회로 블록의 클럭 입력단자에 인가되는 것을 특징으로 하는 집적 회로.
  10. 제6항에 있어서, 상기 집적 회로는 메모리 컨트롤러 또는 메모리 장치 중의 어느 하나에 배치되는 것을 특징으로 하는 집적 회로.
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