KR20180004605A - 고속 데이터 전송을 위한 메모리 장치 - Google Patents

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Abstract

본 기술은 데이터 출력 동작 중 외부 장치로부터 입력되는 리드 인에이블 클럭 신호(에 응답하여 제 1 클럭 신호 및 제 2 클럭 신호를 생성하는 데이터 출력 제어부, 데이터를 저장하고, 상기 제 1 클럭 신호에 동기 하여 상기 데이터를 상기 데이터 출력 제어부로 출력하는 페이지 버퍼부, 및 상기 데이터 출력 제어부로 부터 상기 제 2 클럭 신호에 동기 하여 출력된 상기 데이터를 받아 상기 외부 장치로 출력하는 데이터 출력 버퍼부를 포함하고, 상기 제 1 클럭 신호는 데이터 출력 지연 제어 신호에 응답하여 생성되고, 상기 제 2 클럭 신호는 상기 데이터 출력 지연 제어 신호와 상관 없이 생성되고, 상기 데이터가 상기 외부 장치로 출력 될 때, 상기 데이터 출력 지연 제어 신호의 설정 값에 따라 상기 데이터가 출력 되는 시점이 변경되는 메모리 장치를 포함한다.

Description

고속 데이터 전송을 위한 메모리 장치{MEMORY DEVICE FOR HIGH SPEED DATA TRANSFER}
본 발명은 고속 데이터 전송시 입출력 지연 설정을 가지는 메모리 장치에 관한 것으로, 보다 구체적으로는 메모리 장치에서 고속 데이터 전송을 위한 데이터 입출력 지연 설정 장치에 관한 것이다.
휴대전화, 이동식 메모리 장치 및 디지털 카메라의 수요가 증가하면서, 이러한 제품들의 메모리 장치로 주로 사용되고 있는 불휘발성 메모리 장치의 수요도 증가하고 있다. 불휘발성 메모리 장치 중에서도 낸드 플래시 메모리 장치(NAND flash memory device)가 데이터 저장 장치로 많이 사용되고 있다.
낸드 플래시 메모리 장치는 외부 장치로부터 데이터 입출력 핀들을 통해 데이터를 입력 받거나 외부 장치로 데이터 입출력 핀들을 통해 데이터를 출력하는 데 필요한 데이터 전송 장치를 포함한다.
최근에는 디지털 기기들의 휴대성이 개선되면서 데이터의 사용량도 점차 증가하고 있다. 이로 인해, 더 작고 더 빠른 메모리 장치가 요구되고 있다.
본 발명의 실시 예는 메모리 장치의 데이터 입출력 속도를 향상시킬 수 있는 데이터 입출력 지연 설정 장치 및 데이터 전송 장치를 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 데이터 출력 동작 중 외부 장치로부터 입력되는 리드 인에이블 클럭 신호에 응답하여 제 1 클럭 신호 및 제 2 클럭 신호를 생성하는 데이터 출력 제어부; 데이터를 저장하고, 상기 제 1 클럭 신호에 동기 하여 상기 데이터를 상기 데이터 출력 제어부로 출력하는 페이지 버퍼부; 및 상기 데이터 출력 제어부로 부터 상기 제 2 클럭 신호에 동기 하여 출력된 상기 데이터를 받아 상기 외부 장치로 출력하는 데이터 출력 버퍼부를 포함하고, 상기 제 1 클럭 신호는 데이터 출력 지연 제어 신호에 응답하여 생성되고, 상기 제 2 클럭 신호는 상기 데이터 출력 지연 제어 신호와 상관 없이 생성되고, 상기 데이터가 상기 외부 장치로 출력 될 때, 상기 데이터 출력 지연 제어 신호의 설정 값에 따라 상기 데이터가 출력 되는 시점이 변경된다.
본 발명의 실시예에 따른 메모리 장치는, 데이터 입력 동작 중 외부 장치로부터 데이터 스트로브 클럭 신호 및 상기 데이터 스트로브 클럭 신호에 동기 하여 데이터를 입력 받고, 상기 데이터 스트로브 클럭 신호에 응답하여 제 1 클럭 신호를 생성하는 데이터 입력 버퍼부; 상기 데이터 입력 버퍼부로 부터 상기 제 1 클럭 신호에 동기 하여 출력된 상기 데이터를 받고, 상기 제 1 클럭 신호에 응답하고 데이터 입력 지연 신호의 제어를 받아 하나 이상의 제 2 클럭 신호를 생성하는 데이터 입력 지연 제어부; 및 상기 데이터 입력 지연 제어부로 부터 상기 데이터를 전송 받고, 상기 하나 이상의 제 2 클럭 신호에 동기 하여 상기 데이터를 저장하는 페이지 버퍼부를 포함하고, 상기 제 1 클럭 신호는 상기 데이터 입력 지연 신호와 상관 없이 생성되고, 상기 데이터 입력 지연 신호의 설정 값에 따라 상기 데이터 중 정해진 크기의 일부 데이터가 상기 페이지 버퍼부에 저장되지 않고 더미 데이터로 처리된다.
본 발명의 실시예에 따른 메모리 장치는, 데이터 출력 동작 중 외부 장치로부터 입력되는 리드 인에이블 클럭 신호에 동기 하여 제 1 클럭 신호 를 생성하는 데이터 입력 버퍼부; 상기 제 1 클럭 신호에 동기 하여 제 2 클럭 신호 및 제 3 클럭 신호를 생성하는 데이터 출력 제어부; 상기 제 2 클럭 신호에 동기 하여 칼럼 어드레스를 생성하고 변경하는 칼럼 어드레스 생성 제어부; 데이터를 저장하고, 상기 제 2 클럭 신호에 동기 하고 상기 칼럼 어드레스에 응답하여 상기 데이터를 상기 데이터 출력 제어부로 출력하는 페이지 버퍼부; 및 상기 데이터 출력 제어부로 부터 상기 제 3 클럭 신호에 동기 하여 출력된 상기 데이터를 받고, 상기 상기 외부 장치로 출력하는 데이터 출력 버퍼부를 포함하고, 상기 제 2 클럭 신호는 데이터 출력 지연 제어 신호에 응답하여 생성되고, 상기 제 1 클럭 신호와 제 3 클럭 신호는 상기 데이터 출력 지연 제어 신호와 상관 없이 생성되고, 상기 데이터가 상기 외부 장치로 출력 될 때, 상기 데이터 출력 지연 제어 신호의 설정 값에 따라 상기 데이터가 출력 되는 시점이 변경된다.
본 발명의 실시예에 따른 메모리 장치는, 데이터 입력 동작 중 외부 장치로부터 데이터 스트로브 클럭 신호 및 상기 데이터 스트로브 클럭 신호에 동기 하여 데이터를 입력 받고, 상기 데이터 스트로브 클럭 신호에 응답하여 제 1 클럭 신호를 생성하는 데이터 입력 버퍼부; 상기 데이터 입력 버퍼부로 부터 상기 제 1 클럭 신호에 동기 하여 출력된 상기 데이터를 받고, 상기 제 1 클럭 신호에 응답하고 데이터 입력 지연 신호의 제어를 받아 제 2 클럭 신호 및 제 3 클럭 신호를 생성하는 생성하는 데이터 입력 지연 제어부; 상기 제 3 클럭 신호에 응답하여 칼럼 어드레스를 생성하고 변경하는 칼럼 어드레스 생성 제어부; 및 상기 데이터 입력 지연 제어부로 부터 상기 데이터를 전송 받고, 상기 하나 이상의 제 2 클럭 신호에 동기 하고 상기 칼럼 어드레스에 응답하여 상기 데이터를 저장하는 페이지 버퍼부를 포함하고, 상기 제 1 클럭 신호는 상기 데이터 입력 지연 신호와 상관 없이 생성되고, 상기 데이터가 상기 외부 장치로부터 입력 될 때, 상기 데이터 입력 지연 신호의 설정 값에 따라 정해진 크기의 상기 데이터의 일부가 상기 페이지 버퍼부에 저장되지 않고 더미 데이터로 처리된다.
본 기술은 새로운 데이터 입출력 지연 설정 장치를 통해 데이터 입출력 속도를 개선할 수 있다. 이로 인해 메모리 장치의 동작 속도를 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 주변 회로들을 설명하기 위한 도면이다.
도 3은 도 2의 데이터 출력 제어부를 구체적으로 설명하기 위한 도면이다.
도 4는 데이터 출력 지연 신호 설정 값에 따른 데이터 출력 지연 클럭 신호의 제어 방법을 설명하기 위한 도면이다.
도 5는 데이터 출력 지연 신호 설정 값에 따른 제 1 파이프 출력 뱅크 신호의 제어 방법을 설명하기 위한 도면이다.
도 6은 데이터 출력 지연 신호 설정 값에 따른 제 2 파이프 출력 뱅크 신호의 제어 방법을 설명하기 위한 도면이다.
도 7은 데이터 출력 지연 신호 설정 값에 따른 제 1 파이프 선택 뱅크 신호 및 제 2 파이프 선택 뱅크 신호의 제어 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 데이터 출력 지연 신호 설정 값이 '00'인 경우의 데이터 출력 타이밍을 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 데이터 출력 지연 신호 설정 값이 '01'인 경우의 데이터 출력 타이밍을 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 데이터 출력 지연 신호 설정 값이 '10'인 경우의 데이터 출력 타이밍을 설명하기 위한 도면이다.
도 11은 본 발명의 실시 예에 따른 데이터 출력 지연 신호 설정 값이 '11'인 경우의 데이터 출력 타이밍을 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시 예에 따른 주변 회로들을 설명하기 위한 도면이다.
도 13은 도 12의 데이터 입력 지연 제어부를 구체적으로 설명하기 위한 도면이다.
도 14는 데이터 입력 지연 신호 설정 값에 따른 제어 클럭 신호의 제어 방법을 설명하기 위한 도면이다.
도 15는 데이터 입력 지연 신호 설정 값에 따른 제 1 뱅크 데이터 입력 선택 신호 및 제 1 뱅크 데이터 입력 지연 클럭 신호의 제어 방법을 설명하기 위한 도면이다.
도 16은 본 발명의 다른 실시 예에 따른 데이터 입력 지연 신호 설정 값이 '00'인 경우의 데이터 입력 타이밍을 설명하기 위한 도면이다.
도 17은 본 발명의 다른 실시 예에 따른 데이터 입력 지연 신호 설정 값이 '01'인 경우의 데이터 입력 타이밍을 설명하기 위한 도면이다.
도 18은 본 발명의 다른 실시 예에 따른 데이터 입력 지연 신호 설정 값이 '10'인 경우의 데이터 입력 타이밍을 설명하기 위한 도면이다.
도 19는 본 발명의 다른 실시 예에 따른 데이터 입력 지연 신호 설정 값이 '11'인 경우의 데이터 입력 타이밍을 설명하기 위한 도면이다.
도 20은 본 발명의 다른 실시 예에 따른 데이터 입력 클럭 제어부를 구체적으로 설명하기 위한 도면이다.
도 21은 본 발명의 다른 실시 예에 따른 데이터 입력 클럭 생성부를 설명하기 위한 도면이다.
도 22는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 23은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(100)와, 메모리 셀 어레이(100)에 데이터를 프로그램(program)하거나, 저장된 데이터를 리드(read)하고 외부로 데이터를 출력하거나, 데이터를 소거(erase)하도록 구성된 주변 회로들(200)과, 주변 회로들(200)을 제어하는 제어 회로(300)를 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(101)을 포함할 수 있다. 각각의 메모리 블록들(101)에는 로컬 라인들(LL)과 비트 라인들(BL)이 연결될 수 있다. 로컬 라인들(LL)은 각각의 메모리 블록들(101)에 연결되며, 비트 라인들(BL)은 다수의 메모리 블록들(101)에 공통으로 연결된다. 또한 메모리 셀 어레이(100)는 유저 데이터를 저장하는 메인 데이터 영역과 스페어 데이터를 저장하는 스페어 영역으로 구성될 수 있다. 메모리 셀 어레이(100)는 기판(Substrate)에 수직 방향으로 메모리 셀들이 적층(stack)된 형태의 삼차원 메모리 어레이로 구성될 수 있다.
주변 회로(200)는 전압 생성 회로(210), 로우 디코더(220), 페이지 버퍼부(230), 컬럼 디코더(240), 입출력 회로(250) 및 패스/페일 판단부(260)를 포함할 수 있다.
전압 생성 회로(210)는 전압 생성 신호(VOL_SIG)에 응답하여 프로그램, 리드 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 전압 생성 신호(VOL_SIG)에 응답하여 다양한 레벨의 프로그램 전압들, 패스 전압들, 리드 전압들 및 소거 전압들을 생성할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 선택된 메모리 블록에 연결된 로컬 라인들(LL)에 동작 전압들(Vop)을 전달할 수 있다. 예를 들면, 로우 디코더(220)는 로컬 라인들 중 워드라인들(WL)에 동작 전압들(Vop)을 전달할 수 있다. 또한, 로우 디코더(220)는 워드라인들(WL) 외에도, 선택된 메모리 블록에 연결된 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에도 동작 전압들(Vop)을 전달할 수 있다.
페이지 버퍼부(230)는 비트 라인들(BL)에 연결된 다수의 페이지 버퍼들(231)을 포함한다. 페이지 버퍼들(231)은 비트 라인들(BL)을 통해 메모리 셀 어레이(100)와 데이터를 주고 받으며, 선택된 메모리 블록으로부터 전달 받은 데이터를 임시로 저장할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 페이지 라인들(PL)을 통해 페이지 버퍼들(PB)로부터 데이터를 전송 받는다.
입출력 회로(250)는 외부로부터 데이터 입출력 핀들(DQ<7:0>)을 통해 전달 받은 데이터를 컬럼 라인들(CL)을 통해 컬럼 디코더(240)로 전송 할 수 있다. 이때 데이터 입출력 핀들(DQ<7:0>)을 통해 입력 되는 데이터는 리드 인에이블 클럭 신호(RE_N)에 동기 되어 입력 된다. 또한 입출력 회로(250)는 컬럼 디코더(240)로부터 출력되어 컬럼 라인들(CL)을 통해 전송된 데이터를 데이터 입출력 핀들(DQ<7:0>)을 통해 외부 장치로 출력할 수 있다. 이때 출력 되는 데이터는 데이터 스트로브 클럭 신호(DQS)에 동기 되어 출력 될 수 있다.
입출력 회로(250)는 커맨드 래치 인에이블 신호(CLE)가 활성화된 구간에서 외부 장치로부터 커맨드를 입력 받아 제어 회로(300)에 전달할 수 있고, 어드레스 래치 인에이블 신호(ALE)가 활성화된 구간에서 외부 장치로부터 어드레스를 입력 받아 제어 회로(300)에 전달할 수 있다.
패스/페일 판단부(260)는 인에이블 신호(EN)에 응답하여 페이지 버퍼부(230)로부터 수신된 전압(VC) 또는 전류에 따라, 수행중인 동작의 패스(pass) 또는 페일(fail) 여부를 판단하고, 패스 신호(PASS) 또는 페일 신호(FAIL)를 제어 회로(300)에 전달한다.
제어 회로(300)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 전압 생성 신호(VOL_SIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호(PBSIGNALS), 인에이블 신호(EN) 및 컬럼 어드레스(CADD)를 출력하여 주변 회로(200)를 제어할 수 있다.
도 2는 본 발명의 실시예에 따른 주변 회로들을 설명하기 위한 도면이다.
도 2를 참조하면, 도 1의 입출력 회로(250)는 클럭 입력 버퍼부(INBUF_RE; 252)를 포함할 수 있다. 클럭 입력 버퍼부(INBUF_RE; 252)는 외부 장치로부터 공급되는 리드 인에이블 클럭 신호(RE_N)를 입력 받을 수 있고, 리드 인에이블 클럭 신호(RE_N)는 데이터 출력 동작 동안 클럭킹(clocking)을 계속할 수 있고, 데이터 출력 동작 구간이 아닐 때는 특정 레벨로 유지되거나 플로팅 상태 일 수 있다. 클럭 입력 버퍼부(INBUF_RE; 252)는 리드 인에이블 클럭 신호(RE_N)를 버퍼링 하여 데이터 패스 동기 스트로브 클럭 신호(RE_N_DP)를 생성하고 출력할 수 있다. 리드 인에이블 클럭 신호(RE_N)로부터 데이터 패스 동기 스트로브 클럭 신호(RE_N_DP)를 생성할 때, 데이터 출력 지연 신호(LAT_OUT<1:0>)에 의한 제어를 받지 않고, 데이터 패스 동기 스트로브 클럭 신호(RE_N_DP)가 리드 인에이블 클럭 신호(RE_N)로부터 직접적으로 생성되어, 리드 인에이블 클럭 신호(RE_N)와 데이터 패스 동기 스트로브 클럭 신호(RE_N_DP) 간 시간 지연(time delay)이 매우 작을 수 있다. 결과적으로 데이터 출력 동작에서의 타이밍 마진(timing margin)이 개선되어 고속 데이터 출력 동작이 가능하다.
클럭 입력 버퍼부(INBUF_RE; 252)는 리드 인에이블 클럭 신호(RE_N)의 라이징 엣지(rising edge)에 동기 되어 펄스를 발생시키는 라이징 동기 클럭(RCLK) 및 리드 인에이블 클럭 신호(RE_N)의 폴링 엣지(falling edge)에 동기 되어 펄스를 발생시키는 폴링 동기 클럭(FCLK)을 생성하고 출력할 수 있다.
컬럼 디코더(240)는 데이터 출력 제어부(241) 및 칼럼 어드레스 생성 제어부(CNT_ADD; 242)를 포함할 수 있다. 데이터 출력 제어부(241)는 파이프 래치부(PIPE LATCH; 2410)와 데이터 출력 지연 제어부(DOUT_LATENCY; 2411)를 포함할 수 있다.
데이터 출력 지연 제어부(DOUT_LATENCY; 2411)는 데이터 패스 동기 스트로브 클럭 신호(RE_N_DP)를 입력 받아 데이터 출력 지연 클럭 신호(CKCOL_DOUT)를 생성할 수 있다. 데이터 출력 지연 클럭 신호(CKCOL_DOUT)는 데이터 출력 지연 신호(LAT_OUT<1:0>)에 따라 동작 방법이 변경될 수 있다. 데이터 출력 지연 클럭 신호(CKCOL_DOUT)는 데이터 출력 동작에서의 데이터 출력 지연을 제어하는 역할을 할 수 있다. 또한 데이터 출력 지연 클럭 신호(CKCOL_DOUT)는 데이터 출력 동작 시작 전 더미 리드 인에이블 신호(DUMMY_EN)가 활성화된 구간에서 리드 인에이블 클럭 신호(RE_N)와 상관없이 클럭킹(clocking) 할 수 있다. 또한 데이터 출력 지연 클럭 신호(CKCOL_DOUT)는 데이터 출력 동작 중에서는 리드 인에이블 클럭 신호(RE_N)에 동기 되어 클럭킹(clocking) 할 수 있다. 데이터 출력 동작 중 데이터 출력 지연 클럭 신호(CKCOL_DOUT)의 클럭킹(clocking) 주기는 데이터 패스 동기 스트로브 클럭 신호(RE_N_DP)의 클럭킹(clocking) 주기의 2배일 수 있다. 결과적으로 고속 데이터 출력 동작시 보다 안정된 동작이 가능할 수 있다. 데이터 출력 지연 신호(LAT_OUT<1:0>)는 외부 장치에 의해 입력된 신호에 의해 설정될 수 있다.
데이터 출력 인에이블 신호(DOUT_EN)는 데이터 출력 동작이 수행 중임을 지시하는 신호이다. 더미 리드 인에이블 신호(DUMMY_EN)는 데이터 출력 동작 시작 전 일정 시간 동안 활성화 될 수 있다.
칼럼 어드레스 생성 제어부(CNT_ADD; 242)는 제 1 뱅크 어드레스(AX_B0<i:0>, i는 양의 정수)와 제 2 뱅크 어드레스(AX_B1<i:0>, i는 양의 정수)를 생성하여 페이지 버퍼부(230)에 공급할 수 있다. 페이지 버퍼부(230)는 제 1 뱅크 어드레스(AX_B0<i:0>)와 제 2 뱅크 어드레스(AX_B1<i:0>)에 응답하여 저장된 데이터를 출력할 수 있다. 제 1 뱅크 어드레스(AX_B0<i:0>)와 제 2 뱅크 어드레스(AX_B1<i:0>) 각각의 값은 데이터 출력 지연 제어부(DOUT_LATENCY; 2411)에 의해 생성된 데이터 출력 지연 클럭 신호(CKCOL_DOUT)에 동기 되어 생성되고 증가 또는 감소될 수 있다. 예를 들어 제 1 뱅크 어드레스(AX_B0<i:0>)와 제 2 뱅크 어드레스(AX_B1<i:0>) 각각의 값은 데이터 출력 지연 클럭 신호(CKCOL_DOUT)의 라이징 엣지(rising edge)에 동기 되어 증가 또는 감소 할 수 있다.
페이지 버퍼부(230)는 제 1 뱅크 어드레스(AX_B0<i:0>)와 제 2 뱅크 어드레스(AX_B1<i:0>)에 응답하여 저장된 데이터를 제 1 뱅크 글로벌 데이터 라인(GDL_B0<15:0>) 및 제 2 뱅크 글로벌 데이터 라인(GDL_B1<15:0>)을 통해 파이프 래치부(PIPE LATCH; 2410)로 출력할 수 있다. 제 1 뱅크 글로벌 데이터 라인(GDL_B0<15:0>)에는 제 1 뱅크 어드레스(AX_B0<i:0>)에 대응하는 데이터가 실리고, 제 2 뱅크 글로벌 데이터 라인(GDL_B1<15:0>)에는 제 2 뱅크 어드레스(AX_B1<i:0>)에 대응하는 데이터가 실릴 수 있다.
데이터 출력 지연 제어부(DOUT_LATENCY; 2411)는 파이프 입력 글로벌 데이터 출력 신호(PIN_GDL)를 생성하여 파이프 래치부(PIPE LATCH; 2410)로 출력할 수 있다. 파이프 입력 글로벌 데이터 출력 신호(PIN_GDL)는 데이터 출력 지연 클럭 신호(CKCOL_DOUT)에 동기 되어 동작할 수 있고, 데이터 출력 지연 클럭 신호(CKCOL_DOUT)와 함께 데이터 출력 동작에서의 데이터 출력 지연을 제어하는 역할을 할 수 있다. 파이프 입력 글로벌 데이터 출력 신호(PIN_GDL)는 데이터 출력 동작 동안 데이터 출력 지연 클럭 신호(CKCOL_DOUT)의 폴링 엣지(falling edge)에 동기 되어 펄스를 발생시킬 수 있다.
데이터 출력 지연 제어부(DOUT_LATENCY; 2411)는 제 1 파이프 선택 뱅크 신호(SEL_B0) 및 제 2 파이프 선택 뱅크 신호(SEL_B1)를 생성하여 파이프 래치부(PIPE LATCH; 2410)로 출력할 수 있다. 제 1 파이프 선택 뱅크 신호(SEL_B0) 및 제 2 파이프 선택 뱅크 신호(SEL_B1)는 각각 데이터 출력 동작시 리드 인에이블 클럭 신호(RE_N)의 클럭킹(clocking) 주기의 2배의 주기를 가지고 펄스를 발생시킬 수 있다. 예를 들어 데이터 출력 동작 구간 동안 제 1 파이프 선택 뱅크 신호(SEL_B0)가 리드 인에이블 클럭 신호(RE_N)의 홀수번째 클럭킹(odd clock)에 동기 되어 펄스를 발생시킨다면 제 2 파이프 선택 뱅크 신호(SEL_B1)는 리드 인에이블 클럭 신호(RE_N)의 짝수번째 클럭킹(even clock)에 동기 되어 펄스를 발생시킬 수 있다.
데이터 출력 지연 제어부(DOUT_LATENCY; 2411)는 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>)와 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)를 생성하여 파이프 래치부(PIPE LATCH; 2410)로 출력할 수 있다. 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>)와 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)는 리드 인에이블 클럭 신호(RE_N)의 2회의 클럭킹 마다 라이징 엣지(rising edge)에서 변경될 수 있다.
파이프 래치부(PIPE LATCH; 2410)는 페이지 버퍼부(230)로부터 출력 되어 제 1 뱅크 글로벌 데이터 라인(GDL_B0<15:0>)을 통해 전송된 제 1 데이터를 입력 받을 수 있다. 제 1 데이터는 파이프 입력 글로벌 데이터 출력 신호(PIN_GDL), 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>) 및 제 1 파이프 선택 뱅크 신호(SEL_B0)에 의해 제어되어 글로벌 데이터 출력 버스(GDL_OUT<15:0>)를 통해 데이터 출력 지연 제어부(DOUT_LATENCY; 2411)로 입력될 수 있다. 또한 파이프 래치부(PIPE LATCH; 2410)는 페이지 버퍼부(230)로부터 출력 되어 제 2 뱅크 글로벌 데이터 라인(GDL_B1<15:0>)을 통해 전송된 제 2 데이터를 입력 받을 수 있다. 제 2 데이터는 파이프 입력 글로벌 데이터 출력 신호(PIN_GDL), 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>) 및 제 2 파이프 선택 뱅크 신호(SEL_B1)에 의해 제어되어 글로벌 데이터 출력 버스(GDL_OUT<15:0>)를 통해 데이터 출력 지연 제어부(DOUT_LATENCY; 2411)로 입력될 수 있다.
글로벌 데이터 출력 버스(GDL_OUT<15:0>)를 통해 데이터 출력 지연 제어부(DOUT_LATENCY; 2411)로 입력된 데이터는 라이징 동기 데이터 출력 버스(DOUT_R<7:0>) 및 폴링 동기 데이터 출력 버스(DOUT_F<7:0>)를 통해 입출력 회로(250)에 포함된 데이터 출력 버퍼부(OUTBUF; 251)로 전달될 수 있다. 데이터 출력 버퍼부(OUTBUF; 251)는 라이징 동기 데이터 출력 버스(DOUT_R<7:0>) 및 폴링 동기 데이터 출력 버스(DOUT_F<7:0>)를 통해 전달된 데이터를 데이터 입출력 핀들(DQ<7:0>)을 통해 외부 장치로 출력할 수 있다. 데이터 입출력 핀들(DQ<7:0>)에 실리는 데이터는 라이징 동기 클럭(RCLK) 및 폴링 동기 클럭(FCLK) 각각의 라이징 엣지(rising edge)에 동기 되어 출력될 수 있다.
도 3은 도 2의 데이터 출력 제어부를 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 클럭 입력 버퍼부(INBUF_RE; 252)로부터 출력된 데이터 패스 동기 스트로브 클럭 신호(RE_N_DP)는 내부 리드 인에이블 신호 제어부(RE_INT CNTL; 24110)로 입력되고, 내부 리드 인에이블 신호 제어부(RE_INT CNTL; 24110)는 데이터 출력 인에이블 신호(DOUT_EN)가 활성화 되었을 때, 더미 리드 인에이블 신호(DUMMY_EN)와 데이터 패스 동기 스트로브 클럭 신호(RE_N_DP)에 응답하여 내부 리드 인에이블 클럭 신호(RE_N_INT)를 생성한다. 내부 리드 인에이블 클럭 신호(RE_N_INT)는 더미 리드 동작 구간에서 더미 리드 인에이블 신호(DUMMY_EN)에 의해 다수번의 펄스를 발생시킬 수 있다. 또한 데이터 출력 동작 구간에서 데이터 패스 동기 스트로브 클럭 신호(RE_N_DP)에 동기 되어 클럭킹(clocking) 할 수 있다. 리드 인에이블 클럭 신호(RE_N)로부터 데이터 패스 동기 스트로브 클럭 신호(RE_N_DP)와 내부 리드 인에이블 클럭 신호(RE_N_INT) 생성시 데이터 출력 지연 신호(LAT_OUT<1:0>)에 의한 제어를 받지 않고, 데이터 패스 동기 스트로브 클럭 신호(RE_N_DP)와 내부 리드 인에이블 클럭 신호(RE_N_INT)가 리드 인에이블 클럭 신호(RE_N)로부터 직접적으로 생성되어, 리드 인에이블 클럭 신호(RE_N)와 데이터 패스 동기 스트로브 클럭 신호(RE_N_DP) 및 내부 리드 인에이블 클럭 신호(RE_N_INT) 간 시간 지연(time delay)가 매우 작을 수 있다. 결과적으로 데이터 출력 동작에서의 타이밍 마진(timing margin)이 개선되어 고속 데이터 출력 동작이 가능하다.
데이터 출력 어드레스 클럭 생성부(ADD CLK GEN DOUT; 24113)는 데이터 출력 지연 클럭 신호(CKCOL_DOUT)를 생성할 수 있다. 데이터 출력 지연 클럭 신호(CKCOL_DOUT)는 더미 리드 동작 구간에서는 더미 리드 인에이블 신호(DUMMY_EN)가 활성화 되는 구간 동안 다수의 펄스를 생성할 수 있다. 또한 데이터 출력 동작 구간 동안 내부 리드 인에이블 클럭 신호(RE_N_INT)에 동기 되어 클럭킹(clocking) 할 수 있고, 내부 리드 인에이블 클럭 신호(RE_N_INT) 대비 클럭킹 주기가 2배가 될 수 있다. 데이터 출력 지연 클럭 신호(CKCOL_DOUT)는 데이터 출력 동작시 데이터 출력 지연 신호(LAT_OUT<1:0>)에 따라 클럭킹(clocking)을 시작하는 시점이 변경될 수 있다.
파이프 입력 제어부(PIN CNTL; 24114)는 데이터 출력 지연 클럭 신호(CKCOL_DOUT)를 입력 받아 파이프 입력 글로벌 데이터 출력 신호(PIN_GDL)를 생성할 수 있다. 파이프 입력 글로벌 데이터 출력 신호(PIN_GDL)는 데이터 출력 지연 클럭 신호(CKCOL_DOUT)의 폴링 엣지(falling edge)에 응답하여 펄스를 생성시킬 수 있다.
파이프 제어 클럭 생성부(PIPE CNTL CLK GEN; 24111)는 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>)와 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>) 및 제 1 파이프 선택 뱅크 신호(SEL_B0)와 제 2 파이프 선택 뱅크 신호(SEL_B1)를 생성할 수 있다. 제 1 파이프 선택 뱅크 신호(SEL_B0) 및 제 2 파이프 선택 뱅크 신호(SEL_B1)는 데이터 출력 동작 시작 시점에서 데이터 출력 지연 신호(LAT_OUT<1:0>)에 의해 초기 위상이 가변 될 수 있다. 또한 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>)와 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)는 데이터 출력 동작 시작 시점에서 데이터 출력 지연 신호(LAT_OUT<1:0>)에 의해 초기값이 가변 될 수 있다. 제 1 파이프 선택 뱅크 신호(SEL_B0)는 내부 리드 인에이블 클럭 신호(RE_N_INT)의 홀수번째 폴링 엣지(falling edge)에 동기 되어 펄스를 발생시킬 수 있고, 제 2 파이프 선택 뱅크 신호(SEL_B1)는 내부 리드 인에이블 클럭 신호(RE_N_INT)의 짝수번째 폴링 엣지(falling edge)에 동기 되어 펄스를 발생시킬 수 있다. 즉 제 1 파이프 선택 뱅크 신호(SEL_B0) 및 제 2 파이프 선택 뱅크 신호(SEL_B1) 각각은 내부 리드 인에이블 클럭 신호(RE_N_INT)의 2회의 클럭킹에 응답해 1회의 펄스를 발생시킬 수 있다. 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>)와 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)는 내부 리드 인에이블 클럭 신호(RE_N_INT)의 라이징 엣지에 동기 되어 값이 변경될 수 있다. 또한 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>)와 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)는 내부 리드 인에이블 클럭 신호(RE_N_INT)가 2회 클럭킹 할 때 값이 1회 변경될 수 있다. 즉 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>)와 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)의 값의 변경 주기는 내부 리드 인에이블 클럭 신호(RE_N_INT)의 클럭킹 주기의 2배가 될 수 있다. 또한 파이프 제어 클럭 생성부(PIPE CNTL CLK GEN; 24111)는 내부 리드 인에이블 클럭 신호(RE_N_INT)로부터 데이터 출력 클럭 신호(DOUT_CLK)를 생성할 수 있다.
데이터 시리얼 제어부(DATA SERIAL CNTL; 24112)는 글로벌 데이터 출력 버스(GDL_OUT<15:0>)를 통해 파이프 래치부(PIPE LATCH; 2410)로부터 전달된 데이터를 데이터 출력 클럭 신호(DOUT_CLK)에 동기 시켜 라이징 동기 데이터 출력 버스(DOUT_R<7:0>) 및 폴링 동기 데이터 출력 버스(DOUT_F<7:0>)에 실을 수 있다. 라이징 동기 데이터 출력 버스(DOUT_R<7:0>)에 실린 데이터는 데이터 출력 클럭 신호(DOUT_CLK)의 라이징 엣지(rising edge)에 동기 되어 전송되고, 폴링 동기 데이터 출력 버스(DOUT_F<7:0>)에 실린 데이터는 데이터 출력 클럭 신호(DOUT_CLK)의 폴링 엣지(falling edge)에 동기 되어 전송 될 수 있다.
도 4는 데이터 출력 지연 신호 설정 값에 따른 데이터 출력 지연 클럭 신호의 제어 방법을 설명하기 위한 도면이다.
도 4를 참조하면, 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값에 따라 데이터 출력 지연 클럭 신호(CKCOL_DOUT)의 동작이 변경될 수 있다. 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '00'일 경우에는 데이터 출력 지연 클럭 신호(CKCOL_DOUT)는 데이터 출력 동작 구간에서 내부 리드 인에이블 클럭 신호(RE_N_INT)의 두번째 라이징 엣지(rising edge)에서 첫번째 라이징 엣지(rising edge)가 발생할 수 있다. 이것은 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '01'일 경우에도 동일할 수 있다. 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '10'일 경우에는 데이터 출력 지연 클럭 신호(CKCOL_DOUT)는 데이터 출력 동작 구간에서 내부 리드 인에이블 클럭 신호(RE_N_INT)의 네번째 라이징 엣지(rising edge)에서 첫번째 라이징 엣지(rising edge)가 발생할 수 있다. 또한 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '11'일 경우에는 데이터 출력 지연 클럭 신호(CKCOL_DOUT)는 데이터 출력 동작 구간에서 내부 리드 인에이블 클럭 신호(RE_N_INT)의 여섯번째 라이징 엣지(rising edge)에서 첫번째 라이징 엣지(rising edge)가 발생할 수 있다.
도 5는 데이터 출력 지연 신호 설정 값에 따른 제 1 파이프 출력 뱅크 신호의 제어 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값에 따라 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>)의 데이터 출력 동작 구간 시작 시점의 초기값이 변경될 수 있다. 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '00' 일 경우에는 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>)의 데이터 출력 동작 구간 시작 시점의 초기값은 '0001' 일 수 있다. 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '01' 일 경우에는 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>)의 데이터 출력 동작 구간 시작 시점의 초기값은 '1000' 일 수 있다. 또한 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '10' 일 경우에도 동일하게 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>)의 데이터 출력 동작 구간 시작 시점의 초기값은 '1000' 일 수 있다. 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정값이 '11' 일 경우에는 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>)의 데이터 출력 동작 구간 시작 시점의 초기값은 '0100' 일 수 있다.
도 6은 데이터 출력 지연 신호 설정 값에 따른 제 2 파이프 출력 뱅크 신호의 제어 방법을 설명하기 위한 도면이다.
도 6을 참조하면, 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값에 따라 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)의 데이터 출력 동작 구간 시작 시점의 초기값이 변경될 수 있다. 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '00' 일 경우에는 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)의 데이터 출력 동작 구간 시작 시점의 초기값은 '0001' 일 수 있다. 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '01' 일 경우에는 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)의 데이터 출력 동작 구간 시작 시점의 초기값은 '1000' 일 수 있다. 또한 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '10' 일 경우에도 동일하게 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)의 데이터 출력 동작 구간 시작 시점의 초기값은 '1000' 일 수 있다. 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정값이 '11' 일 경우에는 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)의 데이터 출력 동작 구간 시작 시점의 초기값은 '0100' 일 수 있다.
도 7은 데이터 출력 지연 신호 설정 값에 따른 제 1 파이프 선택 뱅크 신호 및 제 2 파이프 선택 뱅크 신호의 제어 방법을 설명하기 위한 도면이다.
도 7을 참조하면, 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값에 따라 제 1 파이프 선택 뱅크 신호(SEL_B0) 및 제 2 파이프 선택 뱅크 신호(SEL_B1)의 데이터 출력 동작에서의 제어 방법이 변경될 수 있다. 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '00', '10' 또는 '11' 인 경우에는 데이터 출력 동작 시작 시점에 먼저 제 1 파이프 선택 뱅크 신호(SEL_B0)가 활성화 되고 제 2 파이프 선택 뱅크 신호(SEL_B1)는 그 후 활성화 될 수 있다. 또한 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '01' 인 경우에는 데이터 출력 동작 시작 시점에 먼저 제 2 파이프 선택 뱅크 신호(SEL_B1)가 활성화 되고 제 1 파이프 선택 뱅크 신호(SEL_B0)는 그 후 활성화 될 수 있다.
도 8은 본 발명의 실시예에 따른 데이터 출력 지연 신호 설정 값이 '00'인 경우의 데이터 출력 타이밍을 설명하기 위한 도면이다.
도 8을 참조하면, 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '00', 즉 '0'인 경우의 데이터 출력 동작의 타이밍이다. 더미 읽기 동작 구간 동안 더미 리드 인에이블 신호(DUMMY_EN)가 활성화되고 외부 장치로부터 입력되는 리드 인에이블 클럭 신호(RE_N)는 특정 레벨, 예를 들어 하이(high)를 유지한다. 더미 리드 인에이블 신호(DUMMY_EN)가 활성화된 구간 동안 데이터 출력 지연 클럭 신호(CKCOL_DOUT)는 다수 번의 펄스를 생성한다. 예를 들어 더미 리드 인에이블 신호(DUMMY_EN)가 활성화된 구간 동안 데이터 출력 지연 클럭 신호(CKCOL_DOUT)는 4회의 라이징 엣지(rising edge)를 발생시킬 수 있다. 데이터 출력 지연 클럭 신호(CKCOL_DOUT)의 라이징 엣지(rising edge)에 동기 되어 제 1 뱅크 어드레스(AX_B0<i:0>)와 제 2 뱅크 어드레스(AX_B1<i:0>)의 값이 변경될 수 있다. 페이지 버퍼부(230)으로부터 제 1 뱅크 어드레스(AX_B0<i:0>)에 대응되는 데이터가 데이터 출력 지연 클럭 신호(CKCOL_DOUT)의 라이징 엣지에 동기 되어 출력 되어 제 1 뱅크 글로벌 데이터 라인(GDL_B0<15:0>)에 실리고, 제 2 뱅크 어드레스(AX_B1<i:0>)에 대응되는 데이터가 데이터 출력 지연 클럭 신호(CKCOL_DOUT)의 라이징 엣지에 동기 되어 출력 되어 제 2 뱅크 글로벌 데이터 라인(GDL_B1<15:0>)에 실리게 된다.
데이터 출력 인에이블 신호(DOUT_EN)가 활성화 되는 데이터 출력 동작 구간이 시작되면 외부 장치로부터 공급되는 리드 인에이블 클럭 신호(RE_N)가 클럭킹 하기 시작하고, 리드 인에이블 클럭 신호(RE_N)의 라이징 엣지에 동기 되어 데이터 패스 동기 스트로브 클럭 신호(RE_N_DP)와 내부 리드 인에이블 클럭 신호(RE_N_INT)가 생성된다. 또한 데이터 출력 지연 클럭 신호(CKCOL_DOUT)는 내부 리드 인에이블 클럭 신호(RE_N_INT)의 라이징 엣지에 동기 되어 2배의 주기로 클럭킹(clocking) 할 수 있다. 데이터 출력 지연 클럭 신호(CKCOL_DOUT)는 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '00'일 경우에는 도 8과 같이 데이터 출력 동작 구간에서 내부 리드 인에이블 클럭 신호(RE_N_INT)의 두번째 라이징 엣지에서 첫번째 라이징이 발생한다. 리드 인에이블 클럭 신호(RE_N)로부터 데이터 패스 동기 스트로브 클럭 신호(RE_N_DP)와 내부 리드 인에이블 클럭 신호(RE_N_INT) 생성시 데이터 출력 지연 신호(LAT_OUT<1:0>)에 의한 제어를 받지 않고, 데이터 패스 동기 스트로브 클럭 신호(RE_N_DP)와 내부 리드 인에이블 클럭 신호(RE_N_INT)가 리드 인에이블 클럭 신호(RE_N)로부터 직접적으로 생성되어, 리드 인에이블 클럭 신호(RE_N)와 데이터 패스 동기 스트로브 클럭 신호(RE_N_DP) 및 내부 리드 인에이블 클럭 신호(RE_N_INT) 간 시간 지연(time delay)가 매우 작을 수 있다. 결과적으로 데이터 출력 동작에서의 타이밍 마진(timing margin)이 개선되어 고속 데이터 출력 동작이 가능하다.
파이프 입력 글로벌 데이터 출력 신호(PIN_GDL)는 파이프 래치부(PIPE LATCH; 2410)로 입력되어 고속 데이터 전송을 위한 파이프라인 동작을 제어한다. 파이프 입력 글로벌 데이터 출력 신호(PIN_GDL)는 데이터 출력 지연 클럭 신호(CKCOL_DOUT)의 폴링 엣지(falling edge)에 동기 되어 펄스를 생성한다. 또한 파이프 입력 글로벌 데이터 출력 신호(PIN_GDL)의 라이징 엣지(rising edge)에 동기 되어 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>) 및 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)의 값이 변경된다. 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '00'인 경우 도 8과 같이 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>) 및 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)의 데티어 출력 동작 시점 시점에서의 초기값은 각각 '0001'로 설정 된다.
제 1 파이프 선택 뱅크 신호(SEL_B0) 및 제 2 파이프 선택 뱅크 신호(SEL_B1)는 데이터 출력 동작 구간에서 내부 리드 인에이블 클럭 신호(RE_N_INT)의 폴링 엣지(falling edge)에 동기 되어 2배의 주기로 클럭킹(clocking)하게 된다. 또한 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '00'일 경우, 제 1 파이프 선택 뱅크 신호(SEL_B0)가 먼저 선택 되고 제 2 파이프 선택 뱅크 신호(SEL_B1)가 그 다음 선택 된다. 내부 리드 인에이블 클럭 신호(RE_N_INT)는 데이터 출력 지연 신호(LAT_OUT<1:0>)에 의한 지연 제어를 받지 않고 리드 인에이블 클럭 신호(RE_N)으로부터 직접적으로 생성되기 때문에 두 신호 간 시간 지연(time delay)가 매우 작다. 제 1 파이프 선택 뱅크 신호(SEL_B0) 및 제 2 파이프 선택 뱅크 신호(SEL_B1)는 내부 리드 인에이블 클럭 신호(RE_N_INT)의 폴링 엣지(falling edge)에 동기 되어 생성되는 신호이기 때문에 역시 데이터 출력 지연 신호(LAT_OUT<1:0>)에 의한 지연 제어를 받지 않아 데이터 출력 동작에 있어 타이밍 마진(timing margin)을 개선할 수 있다. 즉 글로벌 데이터 출력 버스(GDL_OUT<15:0>)에 실리는 데이터가 제 1 파이프 선택 뱅크 신호(SEL_B0) 및 제 2 파이프 선택 뱅크 신호(SEL_B1)에 동기 되어 빠른 속도로 동작할 수 있다.
제 1 뱅크 글로벌 데이터 라인(GDL_B0<15:0>) 및 제 2 뱅크 글로벌 데이터 라인(GDL_B1<15:0>)을 통해 전송된 데이터는 제 1 파이프 선택 뱅크 신호(SEL_B0) 및 제 2 파이프 선택 뱅크 신호(SEL_B1)의 라이징 엣지에 동기 되어 글로벌 데이터 출력 버스(GDL_OUT<15:0>)에 실리게 되고 데이터 출력 지연 제어부(DOUT_LATENCY; 2411)로 전송된다.
데이터 출력 클럭 신호(DOUT_CLK)는 내부 리드 인에이블 클럭 신호(RE_N_INT)로부터 생성된다. 내부 리드 인에이블 클럭 신호(RE_N_INT)가 데이터 출력 지연 신호(LAT_OUT<1:0>)에 의한 지연 제어를 받지 않고 리드 인에이블 클럭 신호(RE_N)으로부터 직접적으로 생성되고, 데이터 출력 클럭 신호(DOUT_CLK) 역시 내부 리드 인에이블 클럭 신호(RE_N_INT)로부터 데이터 출력 지연 신호(LAT_OUT<1:0>)에 의한 지연 제어를 받지 않고 생성되기 때문에 라이징 동기 데이터 출력 버스 (DOUT_R<7:0>) 및 폴링 동기 데이터 출력 버스(DOUT_F<7:0>)에 빠르게 데이터를 실을 수 있다.
글로벌 데이터 출력 버스(GDL_OUT<15:0>)를 통해 데이터 출력 지연 제어부(DOUT_LATENCY; 2411)로 전송된 데이터 중 제 1 뱅크 어드레스(AX_B0<i:0>)에 대응되는 데이터는 데이터 출력 클럭 신호(DOUT_CLK)의 라이징 엣지에 동기 되어 라이징 동기 데이터 출력 버스 (DOUT_R<7:0>)에 실려 데이터 출력 버퍼부(OUTBUF; 251)로 전송된다. 글로벌 데이터 출력 버스(GDL_OUT<15:0>)를 통해 데이터 출력 지연 제어부(DOUT_LATENCY; 2411)로 전송된 데이터 중 제 2 뱅크 어드레스(AX_B1<i:0>)에 대응되는 데이터는 데이터 출력 클럭 신호(DOUT_CLK)의 폴링 엣지(falling edge)에 동기 되어 폴링 동기 데이터 출력 버스(DOUT_F<7:0>)에 실려 데이터 출력 버퍼부(OUTBUF; 251)로 전송된다. 또한 더미 리드 동작 구간 중 파이프 래치부(PIPE LATCH; 2410)에 저장된 데이터 중 초기 2byte, 즉 '00' 및 '01'은 미리 꺼내어 라이징 동기 데이터 출력 버스 (DOUT_R<7:0>)와 폴링 동기 데이터 출력 버스(DOUT_F<7:0>)에 각각 전송 해 둘 수 있다. 이를 통해 데이터 출력 동작시 충분한 타이밍 마진(timing margin)을 확보할 수 있다.
라이징 동기 클럭(RCLK)은 리드 인에이블 클럭 신호(RE_N)의 라이징 엣지(rising edge)에 동기 되어 클럭킹 하고, 폴링 동기 클럭(FCLK)는 리드 인에이블 클럭 신호(RE_N)의 폴링 엣지(falling edge)에 동기 되어 클럭킹 한다. 라이징 동기 데이터 출력 버스 (DOUT_R<7:0>)에 실려 데이터 출력 버퍼부(OUTBUF; 251)로 전송된 데이터는 라이징 동기 클럭(RCLK)에 동기 되어 데이터 입출력 핀<7:0>(DQ<7:0>)을 통해 외부 장치로 출력되고, 폴링 동기 데이터 출력 버스 (DOUT_F<7:0>)에 실려 데이터 출력 버퍼부(OUTBUF; 251)로 전송된 데이터는 폴링 동기 클럭(FCLK)에 동기 되어 데이터 입출력 핀<7:0>(DQ<7:0>)을 통해 외부 장치로 출력된다.
데이터 패스 동기 스트로브 클럭 신호(RE_N_DP) 및 내부 리드 인에이블 클럭 신호(RE_N_INT)가 데이터 출력 지연 신호(LAT_OUT<1:0>)에 의한 지연 제어 없이 리드 인에이블 클럭 신호(RE_N)로부터 직접적으로 생성되고, 제 1 파이프 선택 뱅크 신호(SEL_B0) 및 제 2 파이프 선택 뱅크 신호(SEL_B1), 그리고 데이터 출력 클럭 신호(DOUT_CLK)가 데이터 출력 지연 신호(LAT_OUT<1:0>)에 의한 지연 제어 없이 내부 리드 인에이블 클럭 신호(RE_N_INT)로부터 직접적으로 생성되어 리드 인에이블 클럭 신호(RE_N)의 클럭킹 동작으로 첫번째 데이터가 데이터 입출력 핀<7:0>(DQ<7:0>)를 통해 외부 장치로 출력되기 까지 걸리는 시간(tDQSRE)이 작게 구현될 수 있어 고속 동작이 가능하다.
도 9는 본 발명의 실시예에 따른 데이터 출력 지연 신호 설정 값이 '01'인 경우의 데이터 출력 타이밍을 설명하기 위한 도면이다.
데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '01', 즉 '1'인 경우 데이터 출력 동작 구간에서 데이터 출력 지연 클럭 신호(CKCOL_DOUT)는 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '00'인 경우와 마찬가지로 내부 리드 인에이블 클럭 신호(RE_N_INT)의 두번째 라이징 엣지(rising edge)에 동기 되어 첫번째 라이징이 생성된다.
데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정값이 '01', 즉 '1'인 경우 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>) 및 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)의 초기값은 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정값이 '00'인 경우와 달리 '1000'으로 설정 된다. 또한 제 1 파이프 선택 뱅크 신호(SEL_B0) 및 제 2 파이프 선택 뱅크 신호(SEL_B1) 중 제 2 파이프 선택 뱅크 신호(SEL_B1)가 먼저 선택되도록 설정 된다. 이 경우 리드 인에이블 클럭 신호(RE_N)의 첫번째 하이 펄스(high pulse) 구간 동안에는 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)의 값이 '8', 즉 제 2 파이프 출력 뱅크 신호<3>(POUT_B1<3>)의 제 2 파이프 선택 뱅크 신호(SEL_B1)에 의해 전송된 데이터가 출력되기 때문에 글로벌 데이터 출력 버스(GDL_OUT<15:0>)를 통해 2byte의 더미 데이터(dummy data)가 전송 된다. 리드 인에이블 클럭 신호(RE_N)의 두번째 하이 펄스(high pulse) 구간 동안에는 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>)의 값이 '1', 즉 제 1 파이프 출력 뱅크 신호<0>(POUT_B0<0>)의 제 1 파이프 선택 뱅크 신호(SEL_B0)에 의해 전송된 데이터가 출력되기 때문에 원하는 데이터가 글로벌 데이터 출력 버스(GDL_OUT<15:0>)를 통해 출력 되게 된다.
이러한 변경된 설정에 의해 최종 데이터 출력시 리드 인에이블 클럭 신호(RE_N)의 첫번째 클럭에서는 2byte의 더미 데이터(dummy data)가 출력되고 두번째 클럭부터 원하는 데이터가 데이터 입출력 핀<7:0>(DQ<7:0>)를 통해 외부 장치로 출력되게 된다.
도 10은 본 발명의 실시예에 따른 데이터 출력 지연 신호 설정 값이 '10'인 경우의 데이터 출력 타이밍을 설명하기 위한 도면이다.
데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '10', 즉 '2'인 경우 데이터 출력 동작 구간에서 데이터 출력 지연 클럭 신호(CKCOL_DOUT)는 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '00'인 경우 및 '01'인 경우와 달리 내부 리드 인에이블 클럭 신호(RE_N_INT)의 네번째 라이징 엣지(rising edge)에서 첫번째 라이징(rising)이 생성된다.
데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '10', 즉 '2'인 경우 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>) 및 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)의 데이터 출력 동작 시작 시점에서의 초기값은 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '01'인 경우와 같이 '1000', 즉 '8'로 설정 된다. 또한 제 1 파이프 선택 뱅크 신호(SEL_B0) 및 제 2 파이프 선택 뱅크 신호(SEL_B1) 중 제 1 파이프 선택 뱅크 신호(SEL_B0)가 먼저 선택된다. 이 경우 리드 인에이블 클럭 신호(RE_N)의 첫번째 하이 펄스(high pulse) 구간 동안에는 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>)의 값이 '8', 즉 제 1 파이프 출력 뱅크 신호<3>((POUT_B0<3>)인 제 1 파이프 선택 뱅크 신호(SEL_B0)에 의해 전송된 데이터가 출력되기 때문에 2byte의 더미 데이터(dummy data)가 글로벌 데이터 출력 버스(GDL_OUT<15:0>)를 통해 출력 된다. 또한 리드 인에이블 클럭 신호(RE_N)의 두번째 하이 펄스(high pulse) 구간 동안에는 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)의 값이 '8', 즉 제 2 파이프 출력 뱅크 신호<3>(POUT_B1<3>)인 제 2 파이프 선택 뱅크 신호(SEL_B1)에 의해 전송된 데이터가 출력되기 때문에 또 다른 2byte의 더미 데이터가 글로벌 데이터 출력 버스(GDL_OUT<15:0>)를 통해 출력 된다. 리드 인에이블 클럭 신호(RE_N)의 세번째 하이 펄스(high pulse) 구간 동안에는 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>)의 값이 '1', 즉 제 1 파이프 출력 뱅크 신호<0>(POUT_B0<0>)인 제 1 파이프 선택 뱅크 신호(SEL_B0)에 의해 전송된 데이터가 출력되기 때문에 원하는 데이터가 글로벌 데이터 출력 버스(GDL_OUT<15:0>)를 통해 출력 되게 된다.
이러한 변경된 설정에 의해 최종 데이터 출력시 리드 인에이블 클럭 신호(RE_N)의 첫번째 및 두번째 클럭에서 4byte의 더미 데이터가 출력되고 세번째 클럭부터 원하는 데이터가 데이터 입출력 핀<7:0>(DQ<7:0>)를 통해 외부 장치로 출력되게 된다.
도 11은 본 발명의 실시예에 따른 데이터 출력 지연 신호 설정 값이 '11'인 경우의 데이터 출력 타이밍을 설명하기 위한 도면이다.
데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '11', 즉 '3'인 경우 데이터 출력 동작 구간에서 데이터 출력 지연 클럭 신호(CKCOL_DOUT)은 내부 리드 인에이블 클럭 신호(RE_N_INT)의 여섯번째 라이징 엣지(rising edge)에서 첫번째 라이징(rising)이 생성된다.
데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '11', 즉 '3'인 경우 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>) 및 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)의 데이터 출력 동작 시작 시점에서의 초기값은 '0100', 즉 '4'로 세팅 된다. 또한 제 1 파이프 선택 뱅크 신호(SEL_B0) 및 제 2 파이프 선택 뱅크 신호(SEL_B1) 중 제 1 파이프 선택 뱅크 신호(SEL_B0)이 먼저 선택 되도록 설정 된다. 이 경우 리드 인에이블 클럭 신호(RE_N)의 첫번째 하이 펄스(high pulse) 구간 동안에는 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>)의 값이 '4', 즉 제 1 파이프 출력 뱅크 신호<2>(POUT_B0<2>)인 제 1 파이프 선택 뱅크 신호(SEL_B0)에 의해 전송된 데이터가 출력되기 때문에 2byte의 더미 데이터(dummy data)가 글로벌 데이터 출력 버스(GDL_OUT<15:0>)를 통해 출력 된다. 또한 리드 인에이블 클럭 신호(RE_N)의 두번째 하이 펄스(high pulse) 구간 동안에는 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)의 값이 '4', 즉 제 2 파이프 출력 뱅크 신호<2>(POUT_B1<2>)인 제 2 파이프 선택 뱅크 신호(SEL_B1)에 의해 전송된 데이터가 출력되기 때문에 또 다른 2byte의 더미 데이터가 글로벌 데이터 출력 버스(GDL_OUT<15:0>)를 통해 출력 된다. 리드 인에이블 클럭 신호(RE_N)의 세번째 하이 펄스(high pulse) 구간 동안에는 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>)의 값이 '8', 즉 제 1 파이프 출력 뱅크 신호<3>(POUT_B0<3>)인 제 1 파이프 선택 뱅크 신호(SEL_B0)에 의해 전송된 데이터가 출력되기 때문에 또 다른 2byte의 더미 데이터가 글로벌 데이터 출력 버스(GDL_OUT<15:0>)를 통해 출력 된다. 리드 인에이블 클럭 신호(RE_N)의 네번째 하이 펄스(high pulse) 구간 동안에는 제 2 파이프 출력 뱅크 신호(POUT_B1<3:0>)의 값이 '8', 즉 제 2 파이프 출력 뱅크 신호<3>(POUT_B1<3>)인 제 2 파이프 선택 뱅크 신호(SEL_B1)에 의해 전송된 데이터가 출력되기 때문에 또 다른 2byte의 더미 데이터가 글로벌 데이터 출력 버스(GDL_OUT<15:0>)를 통해 출력 된다. 리드 인에이블 클럭 신호(RE_N)의 다섯번째 하이 펄스(high pulse) 구간 동안에는 제 1 파이프 출력 뱅크 신호(POUT_B0<3:0>)의 값이 '1', 즉 제 1 파이프 출력 뱅크 신호<0>(POUT_B0<0>)인 제 1 파이프 선택 뱅크 신호(SEL_B0)에 의해 전송된 데이터가 출력되기 때문에 원하는 데이터가 글로벌 데이터 출력 버스(GDL_OUT<15:0>)를 통해 출력 되게 된다.
이러한 변경된 세팅에 의해 최종 데이터 출력시 리드 인에이블 클럭 신호(RE_N)의 첫번째 내지 네번째 클럭에서는 8byte의 더미 데이터가 출력되고 다섯번째 클럭부터 원하는 데이터가 데이터 입출력 핀<7:0>(DQ<7:0>)를 통해 외부 장치로 출력되게 된다.
도 12는 본 발명의 다른 실시예에 따른 주변 회로들을 설명하기 위한 도면이다.
도 12를 참조하면, 입출력 회로(250)는 데이터 입력 버퍼부(INBUF_DQ; 253)를 포함할 수 있다. 데이터 입력 버퍼부(INBUF_DQ; 253)는 외부 장치로부터 데이터 스트로브 클럭 신호(DQS)를 입력 받을 수 있다. 또한 데이터 입력 버퍼부(INBUF_DQ; 253)는 데이터 스트로브 클럭 신호(DQS)에 동기 되어 데이터 입출력 핀들(DQ<7:0>)을 통해 입력된 데이터를 수신할 수 있다. 또한 데이터 입력 버퍼부(INBUF_DQ; 253)는 데이터 스트로브 클럭 신호(DQS)를 버퍼링 하여 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)를 생성할 수 있다. 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)는 데이터 입력 동작 구간에서 데이터 스트로브 클럭 신호(DQS)가 지연된 신호일 수 있다. 데이터 스트로브 클럭 신호(DQS)로부터 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)를 생성할 때 데이터 입력 지연 신호(LAT_IN<1:0>)에 의한 제어를 받지 않고, 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)가 데이터 스트로브 클럭 신호(DQS)로부터 직접적으로 생성되어 두 신호 간 시간 지연(time delay)이 매우 작을 수 있다. 결과적으로 데이터 입력 동작에서 타이밍 마진(timing margin)이 개선되어 고속 데이터 입력 동작이 가능해 진다.
데이터 입력 버퍼부(INBUF_DQ; 253)는 데이터 입출력 핀들(DQ<7:0>)을 통해 입력된 데이터를 데이터 입력 버스(DIN<15:0>)에 실을 수 있다. 데이터 입력 버스(DIN<15:0>)를 통한 데이터 전송 주파수는 데이터 입출력 핀<7:0>(DQ<7:0>)을 통한 데이터 전송 주파수 대비 절반일 수 있다. 결과적으로 보다 안정적인 데이터 전송이 가능할 수 있다.
컬럼 디코더(240)는 데이터 입력 지연 제어부(DIN_LATENCY; 243) 및 칼럼 어드레스 생성 제어부(CNT_ADD; 242)를 포함할 수 있다.
데이터 입력 지연 제어부(DIN_LATENCY; 243)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)와 데이터 입력 지연 신호(LAT_IN<1:0>)에 응답하여 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0) 및 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)를 생성할 수 있다. 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0)는 데이터 입력 인에이블 신호(DIN_EN)가 활성화된 구간에서 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 폴링 엣지(falling edge)에서 2회의 클럭킹 간격으로 1회의 펄스를 생성할 수 있다. 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)는 데이터 입력 인에이블 신호(DIN_EN)가 활성화된 구간에서 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 폴링 엣지(falling edge)에서 2회의 클럭킹 간격으로 1회의 펄스를 생성할 수 있다. 예를 들어 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0)가 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 홀수번째 폴링 엣지(odd falling edge)에서 펄스를 발생시킬 수 있고, 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)은 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 짝수번째 폴링 엣지(even falling edge)에서 펄스를 발생시킬 수 있다. 또한 그 반대일 수도 있다. 또한 데이터 입력 동작 구간에서 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0)와 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)의 첫번째 펄스 생성 시점은 데이터 입력 지연 신호(LAT_IN<1:0>)에 의해 변경될 수 있다. 데이터 입력 지연 신호(LAT_IN<1:0>)는 외부 장치에 의해 입력된 신호에 의해 설정될 수 있다.
데이터 입력 지연 제어부(DIN_LATENCY; 243)는 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0) 및 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1)를 생성할 수 있다. 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)는 데이터 입력 인에이블 신호(DIN_EN)가 활성화된 구간에서 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 폴링 엣지(falling edge)에서 2회의 클럭킹 간격으로 1회의 펄스를 생성할 수 있다. 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1)는 데이터 입력 인에이블 신호(DIN_EN)가 활성화된 구간에서 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 폴링 엣지(falling edge)에서 2회의 클럭킹 간격으로 1회의 펄스를 생성할 수 있다. 예를 들어 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)가 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 홀수번째 폴링 엣지(odd falling edge)에서 펄스를 발생시킬 수 있고, 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 짝수번째 폴링 엣지(even falling edge)에서 펄스를 발생시킬 수 있다. 또한 그 반대일 수도 있다. 또한 데이터 입력 동작 구간에서 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)와 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1)의 첫번째 펄스 생성 시점은 데이터 입력 지연 신호(LAT_IN<1:0>)에 의해 변경될 수 있다.
데이터 입력 지연 제어부(DIN_LATENCY; 243)는 데이터 입력 버퍼부(INBUF_DQ; 253)로부터 데이터 입력 버스(DIN<15:0>)를 통해 전달 받은 데이터를 제 1 뱅크 글로벌 데이터 라인(GDL_B0<15:0>) 및 제 2 뱅크 글로벌 데이터 라인(GDL_B1<15:0>)를 통해 페이지 버퍼부(230)로 전송할 수 있다. 제 1 뱅크 글로벌 데이터 라인(GDL_B0<15:0>) 및 제 2 뱅크 글로벌 데이터 라인(GDL_B1<15:0>) 각각의 데이터 전송 주파수는 데이터 입력 버스(DIN<15:0>)의 데이터 전송 주파수 대비 절반일 수 있다. 결과적으로 보다 안정적인 데이터 전송이 가능할 수 있다.
칼럼 어드레스 생성 제어부(CNT_ADD; 242)는 데이터 입력 지연 제어부(DIN_LATENCY; 243)로부터 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0) 및 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)를 입력 받아 순차적으로 증가 또는 감소하는 제 1 뱅크 어드레스(AX_B0<i:0>)와 제 2 뱅크 어드레스(AX_B1<i:0>)를 생성하여 페이지 버퍼부(230)에 공급할 수 있다. 페이지 버퍼부(230)은 제 1 뱅크 어드레스(AX_B0<i:0>)와 제 2 뱅크 어드레스(AX_B1<i:0>)에 대응하는 페이지 버퍼(231)에 제 1 뱅크 글로벌 데이터 라인(GDL_B0<15:0>) 및 제 2 뱅크 글로벌 데이터 라인(GDL_B1<15:0>)을 통해 전송된 데이터를 저장할 수 있다. 제 1 뱅크 어드레스(AX_B0<i:0>)는 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0)에 동기 되어 순차적으로 증가 또는 감소 할 수 있다. 예를 들어 제 1 뱅크 어드레스(AX_B0<i:0>)는 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0)의 라이징 엣지에 동기 되어 변경될 수 있다. 제 2 뱅크 어드레스(AX_B1<i:0>)는 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)에 동기 되어 순차적으로 증가 또는 감소 할 수 있다. 예를 들어 제 2 뱅크 어드레스(AX_B1<i:0>)는 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)의 라이징 엣지에 동기 되어 변경될 수 있다.
도 13은 도 12의 데이터 입력 지연 제어부를 구체적으로 설명하기 위한 도면이다.
도 13을 참조하면, 데이터 입력 지연 제어부(DIN_LATENCY; 243)는 데이터 입력 클럭 제어부(DIN CLK CNTL; 2431)를 포함할 수 있다. 데이터 입력 클럭 제어부(DIN CLK CNTL; 2431)는 제어 클럭 신호(CLK_CNTL)를 생성할 수 있다. 제어 클럭 신호(CLK_CNTL)는 데이터 입력 인에이블 신호(DIN_EN)가 활성화된 구간 동안 데이터 패스 동기 스트로브 클럭 신호 (DQS_DP)의 라이징 엣지(rising edge)에 동기 되어 클럭킹(clocking) 할 수 있고, 데이터 패스 동기 스트로브 클럭 신호(DQS_DP) 대비 클럭킹 주기가 2배 일 수 있다. 또한 제어 클럭 신호(CLK_CNTL)는 데이터 입력 지연 신호(LAT_IN<1:0>)에 따라 데이터 입력 동작 시작 시점에서 초기 위상이 변경될 수 있다.
데이터 입력 지연 제어부(DIN_LATENCY; 243)는 데이터 입력 클럭 생성부(DIN CLK GEN; 2432)를 포함할 수 있다. 데이터 입력 클럭 생성부(DIN CLK GEN; 2432)는 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0) 및 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1) 그리고 제 1 뱅크 클럭(B0_DCLK) 및 제 2 뱅크 클럭(B1_DCLK)를 생성할 수 있다. 제 1 뱅크 클럭(B0_DCLK)은 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 폴링 엣지(falling edge)에 동기 되어 펄스를 생성할 수 있고, 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 2회의 클럭킹 마다 1회의 펄스를 생성할 수 있다. 제 2 뱅크 클럭(B1_DCLK)은 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 폴링 엣지(falling edge)에 동기 되어 펄스를 생성할 수 있고, 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 2회의 클럭킹 마다 1회의 펄스를 생성할 수 있다. 제 1 뱅크 클럭(B0_DCLK)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 데이터 입력 동작 구간 중 홀수번째 폴링 엣지(odd falling edge)에 동기 되어 펄스를 생성할 수 있고, 제 2 뱅크 클럭(B1_DCLK)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 데이터 입력 동작 구간 중 짝수번째 폴링 엣지(even falling edge)에 동기 되어 펄스를 생성할 수 있다. 또한 그 반대일 수도 있다.
제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 폴링 엣지에 동기 되어 펄스를 생성할 수 있고, 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 2회의 클럭킹 마다 1회의 펄스를 생성할 수 있다. 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 폴링 엣지에 동기 되어 펄스를 생성할 수 있고, 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 2회의 클럭킹 마다 1회의 펄스를 생성할 수 있다. 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 데이터 입력 동작 구간 중 홀수번째 폴링 엣지(odd falling edge)에 동기 되어 펄스를 생성할 수 있고, 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 데이터 입력 동작 구간 중 짝수번째 폴링 엣지(even falling edge)에 동기 되어 펄스를 생성할 수 있다. 또한 그 반대일 수도 있다.
데이터 입력 동작 구간 중 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0) 및 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1)의 클럭킹 시작 시점은 데이터 입력 지연 신호(LAT_IN<1:0>)에 따라 변경될 수 있다.
데이터 입력 지연 제어부(DIN_LATENCY; 243)는 데이터 입력 어드레스 클럭 생성부(ADD CLK GEN DIN; 2433)를 포함할 수 있다. 데이터 입력 어드레스 클럭 생성부(ADD CLK GEN DIN; 2433)는 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0)와 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)를 생성할 수 있다.
제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 폴링 엣지(falling edge)에 동기 되어 펄스를 생성할 수 있고, 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 2회의 클럭킹 마다 1회의 펄스를 생성할 수 있다. 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 폴링 엣지에 동기 되어 펄스를 생성할 수 있고, 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 2회의 클럭킹 마다 1회의 펄스를 생성할 수 있다. 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 데이터 입력 동작 구간 중 홀수번째 폴링 엣지(odd falling edge)에 동기 되어 펄스를 생성할 수 있고, 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 데이터 입력 동작 구간 중 짝수번째 폴링 엣지(even falling edge)에 동기 되어 펄스를 생성할 수 있다. 또한 그 반대일 수도 있다.
데이터 입력 동작 구간 중 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0) 및 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)의 클럭킹 시작 시점은 데이터 입력 지연 신호(LAT_IN<1:0>)에 따라 변경될 수 있다.
데이터 입력 지연 제어부(DIN_LATENCY; 243)는 글로벌 데이터 라인 제어부(GDL CNTL; 2434)를 포함할 수 있다. 글로벌 데이터 라인 제어부(GDL CNTL; 2434)는 데이터 입력 버퍼부(INBUF_DQ; 253)로부터 데이터 입력 버스(DIN<15:0>)를 통해 전송된 데이터를 제 1 뱅크 글로벌 데이터 라인(GDL_B0<15:0>)과 제 2 뱅크 글로벌 데이터 라인(GDL_B1<15:0>)을 통해 페이지 버퍼부(230)으로 전송할 수 있다.
제 1 뱅크 글로벌 데이터 라인(GDL_B0<15:0>)을 통해 전송되는 데이터는 제 1 뱅크 클럭(B0_DCLK)의 라이징 엣지에 동기 되어 전송될 수 있다. 또한 제 2 뱅크 글로벌 데이터 라인(GDL_B1<15:0>)을 통해 전송되는 데이터는 제 2 뱅크 클럭(B1_DCLK)의 라이징 엣지에 동기 되어 전송될 수 있다. 데이터 입력 버스(DIN<15:0>)를 통한 데이터 전송 주파수는 제 1 뱅크 글로벌 데이터 라인(GDL_B0<15:0>) 및 제 2 뱅크 글로벌 데이터 라인(GDL_B1<15:0>)을 통한 데이터 전송 주파수 대비 2배 일 수 있다.
도 14는 데이터 입력 지연 신호 설정 값에 따른 제어 클럭 신호의 제어 방법을 설명하기 위한 도면이다.
도 14를 참조하면, 데이터 입력 동작 시작 시점의 제어 클럭 신호(CLK_CNTL)의 초기 위상은 데이터 입력 지연 신호(LAT_IN<1:0>)의 설정 값에 따라 변경될 수 있다. 데이터 입력 지연 신호(LAT_IN<1:0>)의 설정 값이 '00', '10' 또는 '11' 일 경우에는 데이터 입력 동작 시작 시점의 제어 클럭 신호(CLK_CNTL)의 초기 위상은 하이(high) 일 수 있다. 또한 데이터 입력 지연 신호(LAT_IN<1:0>)의 설정 값이 '01' 일 경우에는 데이터 입력 동작 시작 시점의 제어 클럭 신호(CLK_CNTL)의 초기 위상은 로우(low) 일 수 있다.
도 15는 데이터 입력 지연 신호 설정 값에 따른 제 1 뱅크 데이터 입력 선택 신호 및 제 1 뱅크 데이터 입력 지연 클럭 신호의 제어 방법을 설명하기 위한 도면이다.
도 15를 참조하면, 데이터 입력 동작시 데이터 입력 지연 신호(LAT_IN<1:0>)의 설정 값에 따라 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0) 및 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1), 그리고 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0) 및 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)의 동작이 변경될 수 있다. 데이터 입력 지연 신호(LAT_IN<1:0>)의 설정 값이 '00'인 경우에는 데이터 입력 동작시 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)와 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0) 는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 두번째 폴링 엣지에서 첫번째 펄스를 발생시킬 수 있다. 이때 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1)와 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)는 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)와 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0) 대비 1회의 클럭킹 후, 즉 세번째 폴링 엣지에서 첫번째 펄스를 발생시킬 수 있다.
데이터 입력 지연 신호(LAT_IN<1:0>)의 설정 값이 '01'인 경우에는 데이터 입력 동작시 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)와 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 세번째 폴링 엣지에서 첫번째 펄스를 발생시킬 수 있다. 이때 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1)와 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)는 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)와 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0) 대비 1회의 클럭킹 후, 즉 네번째 폴링 엣지에서 첫번째 펄스를 발생시킬 수 있다.
데이터 입력 지연 신호(LAT_IN<1:0>)의 설정 값이 '10'인 경우에는 데이터 입력 동작시 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)와 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 네번째 폴링 엣지에서 첫번째 펄스를 발생시킬 수 있다. 이때 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1)와 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)는 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)와 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0) 대비 1회의 클럭킹 후, 즉 다섯번째 폴링 엣지에서 첫번째 펄스를 발생시킬 수 있다.
또한 데이터 입력 지연 신호(LAT_IN<1:0>)의 설정 값이 '11'인 경우에는 데이터 입력 동작시 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)와 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 여섯번째 폴링 엣지에서 첫번째 펄스를 발생시킬 수 있다. 이때 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1)와 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)는 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)와 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0) 대비 1회의 클럭킹 후, 즉 일곱번째 폴링 엣지에서 첫번째 펄스를 발생시킬 수 있다.
도 16은 본 발명의 다른 실시예에 따른 데이터 입력 지연 신호 설정 값이 '00'인 경우의 데이터 입력 타이밍을 설명하기 위한 도면이다.
도 16을 참조하면, 외부 장치로부터 데이터 스트로브 클럭 신호(DQS)에 동기 되어 데이터 입출력 핀들(DQ<7:0>)을 통해 데이터가 입력 된다.
데이터 입력 버퍼부(INBUF_DQ; 253)는 외부 장치로부터 데이터 스트로브 클럭 신호(DQS)를 입력 받아 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)를 생성하고 출력한다. 이때 데이터 스트로브 클럭 신호(DQS)로부터 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)를 생성할 때 데이터 입력 지연 신호(LAT_IN<1:0>)에 의한 제어를 받지 않고, 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)가 데이터 스트로브 클럭 신호(DQS)로부터 직접적으로 생성되어 두 신호 간 시간 지연(time delay)이 매우 작을 수 있다. 결과적으로 데이터 입력 동작에서 타이밍 마진(timing margin)이 개선되어 고속 데이터 입력 동작이 가능해 진다.
제어 클럭 신호(CLK_CNTL)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 라이징 엣지에 동기 되어 클럭킹(clocking) 하고, 데이터 패스 동기 스트로브 클럭 신호(DQS_DP) 대비 2배의 클럭킹 주기를 가진다. 데이터 입력 지연 신호(LAT_IN<1:0>)가 '00'으로 설정된 경우 제어 클럭 신호(CLK_CNTL)는 데이터 입력 동작에서 초기 위상이 하이(high)로 설정 된다.
데이터 입출력 핀들(DQ<7:0>)를 통해 입력된 데이터는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)에 동기 되어 데이터 입력 버스(DIN<15:0>)에 실리게 되고, 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 폴링 엣지에 동기 되어 변경 된다.
제 1 뱅크 클럭(B0_DCLK) 및 제 2 뱅크 클럭(B1_DCLK)은 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 폴링 엣지에 동기 되어 펄스를 발생시키고, 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 대비 2배의 클럭킹 주기를 가진다.
데이터 입력 버스(DIN<15:0>)에 실린 데이터 중 제 1 뱅크 어드레스(AX_B0<i:0>)에 대응되는 데이터는 제 1 뱅크 클럭(B0_DCLK)의 라이징 엣지에 동기 되어 제 1 뱅크 글로벌 데이터 라인(GDL_B0<15:0>)에 실리게 되고, 데이터 입력 버스(DIN<15:0>)에 실린 데이터 중 제 2 뱅크 어드레스(AX_B1<i:0>)에 대응되는 데이터는 제 2 뱅크 클럭(B1_DCLK)의 라이징 엣지에 동기 되어 제 2 뱅크 글로벌 데이터 라인(GDL_B1<15:0>)에 실리게 된다.
제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0) 및 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 폴링 엣지에 동기 되어 펄스를 발생시키고, 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 대비 2배의 클럭킹 주기를 가진다. 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정값이 '00'인 경우 데이터 입력 동작 구간에서 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 두번째 폴링 엣지에서부터 펄스를 발생시키고, 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 세번째 폴링 엣지에서부터 펄스를 발생시키도록 설정 된다. 또한 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0)의 라이징 엣지에 동기 되어 제 1 뱅크 어드레스(AX_B0<i:0>)의 값이 변경되고, 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)의 라이징 엣지에 동기 되어 제 2 뱅크 어드레스(AX_B1<i:0>)의 값이 변경된다.
제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0) 및 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 폴링 엣지에 동기 되어 펄스를 발생시키고, 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 대비 2배의 클럭킹 주기를 가진다. 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정값이 '00'인 경우 데이터 입력 동작 구간에서 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 두번째 폴링 엣지에서부터 펄스를 발생시키고, 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 세번째 폴링 엣지에서부터 펄스를 발생시키도록 설정 된다.
페이지 버퍼부(230)는 제 1 뱅크 글로벌 데이터 라인(GDL_B0<15:0>)에 실려 전송된 데이터를 제 1 뱅크 어드레스(AX_B0<i:0>)에 대응되는 위치에 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)에 동기 하여 저장한다. 또한 페이지 버퍼부(230)는 제 2 뱅크 글로벌 데이터 라인(GDL_B1<15:0>)에 실려 전송된 데이터를 제 2 뱅크 어드레스(AX_B1<i:0>)에 대응되는 위치에 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1)에 동기 하여 저장한다.
도 17은 본 발명의 다른 실시예에 따른 데이터 입력 지연 신호 설정 값이 '01'인 경우의 데이터 입력 타이밍을 설명하기 위한 도면이다.
데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '01', 즉 '1'인 경우, 데이터 입력 동작 구간 동안 제어 클럭 신호(CLK_CNTL)의 초기 위상은 데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '00'인 경우와 달리 로우(low)로 설정될 수 있다. 따라서 제 2 뱅크 클럭(B1_DCLK)이 제 1 뱅크 클럭(B0_DCLK) 보다 먼저 활성화 된다.
데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정값이 '01', 즉 '1'인 경우, 데이터 입력 동작시 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)와 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 세번째 폴링 엣지에서 첫번째 펄스를 발생시킬 수 있다. 이때 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1)와 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)는 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)와 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0) 대비 1회의 클럭킹 후, 즉 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 네번째 폴링 엣지에서 첫번째 펄스를 발생시킬 수 있다.
그 결과 제 2 뱅크 글로벌 데이터 라인(GDL_B1<15:0>)에 실린 초기 2byte, 즉 '00' 및 '01' 데이터는 더미 데이터(dummy data)로 처리되어 페이지 버퍼부(230)에 저장 되지 않고, '02' 데이터부터 페이지 버퍼부(230)에 저장 되게 된다.
도 18은 본 발명의 다른 실시예에 따른 데이터 입력 지연 신호 설정 값이 '10'인 경우의 데이터 입력 타이밍을 설명하기 위한 도면이다.
데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '10', 즉 '2'인 경우, 데이터 입력 동작 구간에서 제어 클럭 신호(CLK_CNTL)의 초기 위상은 하이(high)로 설정될 수 있다. 따라서 제 1 뱅크 클럭(B0_DCLK)이 제 2 뱅크 클럭(B1_DCLK) 보다 먼저 활성화 된다.
데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '10', 즉 '2'인 경우, 데이터 입력 동작 구간에서 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)와 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 네번째 폴링 엣지에서 첫번째 펄스를 발생시킬 수 있다. 이때 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1)와 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)는 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)와 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0) 대비 1회의 클럭킹 후, 즉 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 다섯번째 폴링 엣지에서 첫번째 펄스를 발생시킬 수 있다.
그 결과 제 1 뱅크 글로벌 데이터 라인(GDL_B0<15:0>)에 실린 초기 2byte, 즉 '00' 및 '01' 데이터, 그리고 제 2 뱅크 글로벌 데이터 라인(GDL_B1<15:0>)에 실린 초기 2byte, 즉 '02' 및 '03'은 더미 데이터로 처리되어 초기의 4byte가 페이지 버퍼부(230)에 저장 되지 않고, '04' 데이터부터 페이지 버퍼부(230)에 저장 되게 된다.
도 19는 본 발명의 다른 실시예에 따른 데이터 입력 지연 신호 설정 값이 '11'인 경우의 데이터 입력 타이밍을 설명하기 위한 도면이다.
데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '11', 즉 '3'인 경우, 데이터 입력 동작 구간에서 제어 클럭 신호(CLK_CNTL)의 초기 위상은 하이(high)로 설정될 수 있다. 따라서 제 1 뱅크 클럭(B0_DCLK)이 제 2 뱅크 클럭(B1_DCLK) 보다 먼저 활성화 된다.
데이터 출력 지연 신호(LAT_OUT<1:0>)의 설정 값이 '11', 즉 '3'인 경우, 데이터 입력 동작시 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)와 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 여섯번째 폴링 엣지에서 첫번째 펄스를 발생시킬 수 있다. 이때 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1)와 제 2 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B1)는 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)와 제 1 뱅크 데이터 입력 지연 클럭 신호(CKCOL_DIN_B0) 대비 1회의 클럭킹 후, 즉 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)의 일곱번째 폴링 엣지에서 첫번째 펄스를 발생시킬 수 있다.
그 결과 제 1 뱅크 글로벌 데이터 라인(GDL_B0<15:0>)에 실린 초기 4byte, 즉 '00', '01', '04' 및 '05' 데이터, 그리고 제 2 뱅크 글로벌 데이터 라인(GDL_B1<15:0>)에 실린 초기 4byte, 즉 '02', '03', '06' 및 '07' 데이터는 더미 데이터로 처리되어 초기의 8byte가 페이지 버퍼부(230)에 저장 되지 않고, '08' 데이터부터 페이지 버퍼부(230)에 저장 되게 된다.
도 20은 본 발명의 다른 실시예에 따른 데이터 입력 클럭 제어부를 구체적으로 설명하기 위한 도면이다.
도 20을 참조하면, 데이터 입력 클럭 제어부(DIN CLK CNTL; 2431)는 제 1 클럭 생성부(CLK GEN1; 24311)를 포함할 수 있다. 제 1 클럭 생성부(CLK GEN1; 24311)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)을 입력 받아 제 1 클럭 신호(CLOCK1)를 생성할 수 있다.
데이터 입력 클럭 제어부(DIN CLK CNTL; 2431)는 리셋 제어 회로(RESET CON; 24313)를 포함할 수 있다. 리셋 제어 회로(RESET CON; 24313)는 셋 하이(SET_H)와 셋 로우(SET_L)를 생성한다. 데이터 입력 인에이블 신호(DIN_EN)가 활성화 된 구간 동안 셋 하이(SET_H)와 셋 로우(SET_L)는 데이터 입력 지연 신호(LAT_IN<1:0>)에 따라 변경될 수 있다.
데이터 입력 클럭 제어부(DIN CLK CNTL; 2431)는 디형 플립플롭(D-FF; 24312)을 포함할 수 있다. 디형 플립플롭(D-FF; 24312)은 제어 클럭 신호(CLK_CNTL)를 생성할 수 있다. 제어 클럭 신호(CLK_CNTL)는 제 1 클럭 신호(CLOCK1)와 제 1 클럭 신호(CLOCK1)에 따라 생성된 반전 제어 클럭 신호(CLK_CNTLB)에 따라 생성되고, 셋 하이(SET_H)와 셋 로우(SET_L)에 따라 변경될 수 있다. 결과적으로 제어 클럭 신호(CLK_CNTL)는 데이터 입력 지연 신호(LAT_IN<1:0>)에 따라 변경될 수 있다.
도 21은 본 발명의 다른 실시예에 따른 데이터 입력 클럭 생성부를 설명하기 위한 도면이다.
도 21을 참조하면, 데이터 입력 클럭 생성부(DIN CLK GEN; 2432)는 제 2 클럭 생성부(CLK GEN2; 24321)를 포함할 수 있다. 제 2 클럭 생성부(CLK GEN2; 24321)는 데이터 패스 동기 스트로브 클럭 신호(DQS_DP)를 입력 받아 제 2 클럭 신호(CLOCK2)를 생성할 수 있다.
데이터 입력 클럭 생성부(DIN CLK GEN; 2432)는 뱅크 선택 마스크 제어부(SEL_ENH MASK CNTL; 24322)를 포함할 수 있다. 뱅크 선택 마스크 제어부(SEL_ENH MASK CNTL; 24323)는 제 1 뱅크 마스크 신호(B0_MASK) 및 제 2 뱅크 마스크 신호(B1_MASK)를 생성할 수 있다. 제 1 뱅크 마스크 신호(B0_MASK)는 제 2 클럭 신호(CLOCK2)와 제어 클럭 신호(CLK_CNTL)를 앤드(AND) 연산하여 생성된 내부 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0_INT) 및 데이터 입력 지연 신호(LAT_IN<1:0>)에 따라 변경될 수 있다. 제 2 뱅크 마스크 신호(B1_MASK)는 제 2 클럭 신호(CLOCK2)와 제어 클럭 신호(CLK_CNTL)를 앤드(AND) 연산하여 생성된 내부 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1_INT) 및 데이터 입력 지연 신호(LAT_IN<1:0>)에 따라 변경될 수 있다.
제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0)는 내부 제 1 뱅크 데이터 입력 선택 신호(SEL_ENH_B0_INT) 및 제 1 뱅크 마스크 신호(B0_MASK)를 앤드(AND) 연산하여 생성할 수 있다. 또한 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1)는 내부 제 2 뱅크 데이터 입력 선택 신호(SEL_ENH_B1_INT) 및 제 2 뱅크 마스크 신호(B1_MASK)를 앤드(AND) 연산하여 생성할 수 있다.
도 22는 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 22를 참조하면, 메모리 장치(1110)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다.
제어부(3100)는 메모리 장치(1110)에 데이터를 입력하고, 메모리 장치로부터 출력된 데이터를 수신 하도록 구성될 수 있다. 제어부(3100)은 메모리 장치(1110)에 데이터 스트로브 클럭 신호(DQS)를 입력하고, 데이터 스트로브 클럭 신호(DQS)에 동기 하여 데이터 입출력 핀들(DQ<7:0>)을 통해 프로그램 데이터를 입력할 수 있다. 또한 제어부(3100)는 리드 인에이블 클럭 신호(RE_N)를 메모리 장치(1110)에 입력 하고, 메모리 장치(1110)로부터 데이터 입출력 핀들(DQ<7:0>)을 통해 리드 데이터를 수신할 수 있다. 또한 제어부(3100)는 메모리 장치(1110)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 메모리 장치(1110)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 메모리 장치(1110)와 인터페이싱 할 수 있다. CPU(3120)는 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 11에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 23은 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 설명하기 위한 도면이다.
도 23을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 메모리 장치(1110), 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
메모리 장치(1110)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다.
제어부(4100)와 메모리 장치(1110)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 시스템은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1110: 메모리 장치 100: 메모리 셀 어레이
300: 제어 회로 230: 페이지 버퍼부
240: 칼럼 디코더 250: 입출력 회로
RE_N: 리드 인에이블 클럭 신호 LAT_OUT<1:0>: 데이터 출력 지연 신호
DQS: 데이터 스트로브 클럭 신호 LAT_IN<1:0>: 데이터 입력 지연 신호

Claims (44)

  1. 데이터 출력 동작 중 외부 장치로부터 입력되는 리드 인에이블 클럭 신호에 응답하여 제 1 클럭 신호 및 제 2 클럭 신호를 생성하는 데이터 출력 제어부;
    데이터를 저장하고, 상기 제 1 클럭 신호에 동기 하여 상기 데이터를 상기 데이터 출력 제어부로 출력하는 페이지 버퍼부; 및
    상기 데이터 출력 제어부로부터 상기 제 2 클럭 신호에 동기 하여 출력된 상기 데이터를 받아 상기 외부 장치로 출력하는 데이터 출력 버퍼부를 포함하고,
    상기 제 1 클럭 신호는 데이터 출력 지연 제어 신호에 응답하여 생성되고,
    상기 제 2 클럭 신호는 상기 데이터 출력 지연 제어 신호와 상관 없이 생성되고,
    상기 데이터가 상기 외부 장치로 출력 될 때, 상기 데이터 출력 지연 제어 신호의 설정 값에 따라 상기 데이터가 출력 되는 시점이 변경되는 메모리 장치.
  2. 제1항에 있어서,
    상기 제 1 클럭 신호에 동기 하여 칼럼 어드레스를 생성하고 변경하는 칼럼 어드레스 생성 제어부를 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 페이지 버퍼부는 상기 칼럼 어드레스에 응답하여 상기 데이터를 출력하는 메모리 장치.
  4. 제1항에 있어서,
    상기 제 1 클럭 신호는 상기 데이터 출력 동작 전 더미 읽기 동작 구간에서 다수 번의 펄스를 발생시키는 메모리 장치.
  5. 제4항에 있어서,
    상기 페이지 버퍼부는 상기 다수 번의 펄스에 응답하여 상기 데이터 출력 제어부로 상기 데이터의 일부를 전송하는 메모리 장치.
  6. 제1항에 있어서,
    상기 데이터 출력 동작 중 상기 제 1 클럭 신호의 주기가 상기 제 2 클럭 신호의 주기의 2배인 메모리 장치.
  7. 제6항에 있어서,
    상기 데이터 출력 제어부는,
    상기 페이지 버퍼부로 부터 제 1 데이터 라인 및 제 2 데이터 라인을 통해 상기 데이터를 전송 받아 저장하는 파이프 래치부; 및
    상기 파이프 래치부로 부터 제 3 데이터 라인을 통해 상기 데이터를 전송 받는 데이터 출력 지연 제어부를 포함하는 메모리 장치.
  8. 제7항에 있어서,
    상기 페이지 버퍼부는 상기 제 1 클럭 신호의 라이징 엣지에 응답 하여 상기 데이터의 일부를 상기 제 1 데이터 라인으로 전송하고, 상기 제 1 클럭 신호의 라이징 엣지에 응답 하여 상기 데이터의 다른 일부를 상기 제 2 데이터 라인으로 전송하는 메모리 장치.
  9. 제8항에 있어서,
    상기 데이터 출력 지연 제어부는 상기 제 2 클럭 신호에 응답하여 제 1 파이프 선택 뱅크 신호 및 제 2 파이프 선택 뱅크 신호를 생성하고,
    상기 제 1 파이프 뱅크 선택 신호는 상기 데이터 출력 동작 중 상기 제 2 클럭 신호의 홀수번째 폴링 엣지에 응답하여 펄스를 발생시키고,
    상기 제 2 파이프 뱅크 선택 신호는 상기 데이터 출력 동작 중 상기 제 2 클럭 신호의 짝수번째 폴링 엣지에 응답하여 펄스를 발생시키는 메모리 장치.
  10. 제9항에 있어서,
    상기 파이프 래치부는 상기 제 1 파이프 뱅크 선택 신호에 동기 하여 상기 저장된 데이터를 상기 제 3 데이터 라인을 통해 상기 데이터 출력 지연 제어부로 전송하는 메모리 장치.
  11. 제10항에 있어서,
    상기 파이프 래치부는 상기 제 2 파이프 뱅크 선택 신호에 동기 하여 상기 저장된 데이터를 상기 제 3 데이터 라인을 통해 상기 데이터 출력 지연 제어부로 전송하는 메모리 장치.
  12. 제11항에 있어서,
    상기 데이터 출력 제어부는 상기 제 2 클럭 신호에 동기 하여 상기 데이터 출력 지연 제어 신호와 상관 없이 제 3 클럭 신호를 생성하는 메모리 장치.
  13. 제12항에 있어서,
    상기 데이터 출력 지연 제어부는 상기 제 3 클럭 신호에 동기 하여 상기 데이터를 상기 데이터 출력 버퍼부로 출력하는 메모리 장치.
  14. 제13항에 있어서,
    상기 데이터 출력 지연 제어부는 제 4 데이터 라인을 통해 상기 제 3 클럭 신호의 라이징 엣지에 동기 하여 상기 데이터의 일부를 상기 데이터 출력 버퍼부로 출력하고, 제 5 데이터 라인을 통해 상기 제 3 클럭 신호의 폴링 엣지에 동기 하여 상기 데이터의 다른 일부를 상기 데이터 출력 버퍼부로 출력하는 메모리 장치.
  15. 제14항에 있어서,
    상기 리드 인에이블 클럭 신호의 라이징 엣지에 동기 하여 상기 데이터 출력 지연 제어 신호와 상관 없이 제 4 클럭 신호를 생성하고, 상기 리드 인에이블 클럭 신호의 폴링 엣지에 동기 하여 상기 데이터 출력 지연 제어 신호와 상관 없이 제 5 클럭 신호를 생성하는 클럭 입력 버퍼부를 포함하는 메모리 장치.
  16. 제15항에 있어서,
    상기 데이터 출력 버퍼부는 상기 제 4 클럭 신호 및 상기 제 5 클럭 신호에 동기 하여 상기 데이터를 상기 외부 장치로 출력하는 메모리 장치.
  17. 제1항에 있어서,
    상기 제 1 클럭 신호는 상기 데이터 출력 동작 중 상기 데이터 출력 지연 제어 신호의 설정 값에 따라 첫번째 라이징 엣지가 발생하는 시점이 가변 되는 메모리 장치.
  18. 제9항에 있어서,
    상기 제 1 파이프 선택 뱅크 신호 및 상기 제 2 파이프 선택 뱅크 신호는 상기 데이터 출력 지연 제어 신호의 설정 값에 따라 상기 데이터 출력 동작 시작 시점에서의 위상이 가변 되는 메모리 장치.
  19. 제11항에 있어서,
    상기 데이터 출력 지연 제어부는 상기 데이터 출력 동작 중 상기 상기 제 2 클럭 신호의 홀수번째 라이징 엣지에 응답하여 값이 변경되는 제 1 파이프 출력 뱅크 신호 및 상기 제 2 클럭 신호의 짝수번째 라이징 엣지에 응답하여 값이 변경되는 제 2 파이프 출력 뱅크 신호를 생성하는 메모리 장치.
  20. 제19항에 있어서,
    상기 제 1 파이프 출력 뱅크 신호 및 상기 제 2 파이프 출력 뱅크 신호는 상기 파이프 래치부를 제어 하고, 상기 데이터 출력 지연 제어 신호의 설정 값에 따라 상기 데이터 출력 동작 시작 시점에서의 초기값이 가변 되는 메모리 장치.
  21. 데이터 입력 동작 중 외부 장치로부터 데이터 스트로브 클럭 신호 및 상기 데이터 스트로브 클럭 신호에 동기 하여 데이터를 입력 받고, 상기 데이터 스트로브 클럭 신호에 응답하여 제 1 클럭 신호를 생성하는 데이터 입력 버퍼부;
    상기 데이터 입력 버퍼부로 부터 상기 제 1 클럭 신호에 동기 하여 출력된 상기 데이터를 받고, 상기 제 1 클럭 신호에 응답하고 데이터 입력 지연 신호의 제어를 받아 하나 이상의 제 2 클럭 신호를 생성하는 데이터 입력 지연 제어부; 및
    상기 데이터 입력 지연 제어부로 부터 상기 데이터를 전송 받고, 상기 하나 이상의 제 2 클럭 신호에 동기 하여 상기 데이터를 저장하는 페이지 버퍼부를 포함하고,
    상기 제 1 클럭 신호는 상기 데이터 입력 지연 신호와 상관 없이 생성되고,
    상기 데이터 입력 지연 신호의 설정 값에 따라 상기 데이터 중 정해진 크기의 일부 데이터가 상기 페이지 버퍼부에 저장되지 않고 더미 데이터로 처리되는 메모리 장치.
  22. 제21항에 있어서,
    상기 데이터 입력 지연 제어부는 상기 제 1 클럭 신호에 응답하여 상기 데이터 입력 지연 신호의 제어를 받아 하나 이상의 제 3 클럭 신호를 생성하는 메모리 장치.
  23. 제22항에 있어서,
    상기 제 3 클럭 신호에 응답하여 칼럼 어드레스를 생성하고 변경하는 칼럼 어드레스 생성 제어부를 포함하는 메모리 장치.
  24. 제23항에 있어서,
    상기 페이지 버퍼부는 상기 칼럼 어드레스에 응답하여 상기 데이터를 저장하는 메모리 장치.
  25. 제24항에 있어서,
    상기 제 3 클럭 신호는 상기 데이터 입력 동작 중 상기 데이터 입력 지연 신호의 설정 값에 따라 첫번째 라이징 엣지의 발생 시점이 가변 되는 메모리 장치.
  26. 제21항에 있어서,
    상기 하나 이상의 제 2 클럭 신호는 상기 데이터 입력 동작 중 상기 데이터 입력 지연 신호의 설정 값에 따라 첫번째 라이징 엣지의 발생 시점이 가변 되는 메모리 장치.
  27. 제21항에 있어서,
    상기 데이터 입력 지연 제어부는 상기 제 1 클럭 신호의 폴링 엣지에 동기 하여 제 4 클럭 신호를 생성하고, 상기 제 4 클럭 신호의 주기는 상기 제 1 클럭 신호의 주기의 2배인 메모리 장치.
  28. 제27항에 있어서,
    상기 제 4 클럭 신호는 상기 데이터 입력 지연 신호의 설정 값에 따라 상기 데이터 입력 동작 시작 시점의 위상이 가변 되는 메모리 장치.
  29. 제21항에 있어서,
    상기 제 1 클럭 신호에 응답하여 하나 이상의 제 5 클럭 신호를 생성하고, 상기 하나 이상의 제 5 클럭 신호에 동기 하여 상기 데이터를 상기 페이지 버퍼부로 출력하는 메모리 장치.
  30. 제29항에 있어서,
    상기 하나 이상의 제 2 클럭 신호는 제 2 오드 클럭 신호과 제 2 이븐 클럭 신호를 포함하고,
    상기 제 2 오드 클럭 신호는 상기 데이터 입력 동작 중 상기 제 1 클럭 신호의 홀수번째 폴링 엣지에 동기 하여 생성되고,
    상기 제 2 이븐 클럭 신호는 상기 데이터 입력 동작 중 상기 제 1 클럭 신호의 짝수번째 폴링 엣지에 동기 하여 생성되는 메모리 장치.
  31. 제30항에 있어서,
    상기 하나 이상의 제 5 클럭 신호는 제 5 오드 클럭 신호와 제 5 이븐 클럭 신호를 포함하고,
    상기 제 5 오드 클럭 신호는 상기 데이터 입력 동작 중 상기 제 1 클럭 신호의 홀수번째 폴링 엣지에 동기 하여 생성되고,
    상기 제 5 이븐 클럭 신호는 상기 데이터 입력 동작 중 상기 제 1 클럭 신호의 짝수번째 폴링 엣지에 동기 하여 생성되는 메모리 장치.
  32. 제31항에 있어서,
    상기 데이터 입력 지연 제어부는 상기 제 5 오드 클럭 신호에 동기 하여 상기 데이터의 일부를 제 1 전송 라인을 통해 상기 페이지 버퍼부로 전달하고, 상기 제 5 이븐 클럭 신호에 동기 하여 상기 데이터의 다른 일부를 제 2 전송 라인을 통해 상기 페이지 버퍼부로 전달하는 메모리 장치.
  33. 데이터 출력 동작 중 외부 장치로부터 입력되는 리드 인에이블 클럭 신호에 동기 하여 제 1 클럭 신호를 생성하는 데이터 입력 버퍼부;
    상기 제 1 클럭 신호에 동기 하여 제 2 클럭 신호 및 제 3 클럭 신호를 생성하는 데이터 출력 제어부;
    상기 제 2 클럭 신호에 동기 하여 칼럼 어드레스를 생성하고 변경하는 칼럼 어드레스 생성 제어부;
    데이터를 저장하고, 상기 제 2 클럭 신호에 동기 하고 상기 칼럼 어드레스에 응답하여 상기 데이터를 상기 데이터 출력 제어부로 출력하는 페이지 버퍼부; 및
    상기 데이터 출력 제어부로 부터 상기 제 3 클럭 신호에 동기 하여 출력된 상기 데이터를 받고, 상기 상기 외부 장치로 출력하는 데이터 출력 버퍼부를 포함하고,
    상기 제 2 클럭 신호는 데이터 출력 지연 제어 신호에 응답하여 생성되고,
    상기 제 1 클럭 신호와 제 3 클럭 신호는 상기 데이터 출력 지연 제어 신호와 상관 없이 생성되고,
    상기 데이터가 상기 외부 장치로 출력 될 때, 상기 데이터 출력 지연 제어 신호의 설정 값에 따라 상기 데이터가 출력 되는 시점이 변경되는 메모리 장치.
  34. 제33항에 있어서,
    상기 데이터 출력 제어부는,
    상기 페이지 버퍼부로부터 제 1 데이터 라인을 통해 상기 데이터를 전송 받아 저장하는 파이프 래치부; 및
    상기 파이프 래치부로부터 제 2 데이터 라인을 통해 상기 데이터를 전송 받는 데이터 출력 지연 제어부를 포함하는 메모리 장치.
  35. 제34항에 있어서,
    상기 페이지 버퍼부는 상기 제 2 클럭 신호의 라이징 엣지에 동기 하여 상기 데이터를 상기 제 1 데이터 라인으로 전송하는 메모리 장치.
  36. 제35항에 있어서,
    상기 데이터 출력 지연 제어부는 상기 제 3 클럭 신호에 응답하여 파이프 선택 뱅크 신호를 생성하고,
    상기 파이프 래치부는 상기 파이프 뱅크 선택 신호에 동기 하여 상기 데이터를 상기 제 2 데이터 라인을 통해 상기 데이터 출력 지연 제어부로 출력하는 메모리 장치.
  37. 제36항에 있어서,
    상기 데이터 출력 지연 제어부는 상기 제 3 클럭 신호에 동기 하여 상기 데이터 출력 지연 제어 신호와 상관 없이 제 4 클럭 신호를 생성하고, 상기 제 4 클럭 신호에 동기 하여 상기 데이터를 상기 데이터 출력 버퍼부로 출력하는 메모리 장치.
  38. 제37항에 있어서,
    상기 데이터 출력 동작 중 상기 리드 인에이블 클럭 신호의 라이징 엣지에 동기 하여 상기 데이터 출력 지연 제어 신호와 상관 없이 제 5 클럭 신호를 생성하고, 상기 리드 인에이블 클럭 신호의 폴링 엣지에 동기 하여 상기 데이터 출력 지연 제어 신호와 상관 없이 제 6 클럭 신호를 생성하는 클럭 입력 버퍼부를 포함하는 메모리 장치.
  39. 제38항에 있어서,
    상기 데이터 출력 버퍼부는 상기 제 5 클럭 신호 및 상기 제 6 클럭 신호에 동기 하여 상기 데이터를 상기 외부 장치로 출력하는 메모리 장치.
  40. 데이터 입력 동작 중 외부 장치로부터 데이터 스트로브 클럭 신호 및 상기 데이터 스트로브 클럭 신호에 동기 하여 데이터를 입력 받고, 상기 데이터 스트로브 클럭 신호에 응답하여 제 1 클럭 신호를 생성하는 데이터 입력 버퍼부;
    상기 데이터 입력 버퍼부로 부터 상기 제 1 클럭 신호에 동기 하여 출력된 상기 데이터를 받고, 상기 제 1 클럭 신호에 응답하고 데이터 입력 지연 신호의 제어를 받아 제 2 클럭 신호 및 제 3 클럭 신호를 생성하는 데이터 입력 지연 제어부;
    상기 제 3 클럭 신호에 응답하여 칼럼 어드레스를 생성하고 변경하는 칼럼 어드레스 생성 제어부; 및
    상기 데이터 입력 지연 제어부로 부터 상기 데이터를 전송 받고, 상기 제 2 클럭 신호에 동기 하고 상기 칼럼 어드레스에 응답하여 상기 데이터를 저장하는 페이지 버퍼부를 포함하고,
    상기 제 1 클럭 신호는 상기 데이터 입력 지연 신호와 상관 없이 생성되고,
    상기 데이터가 상기 외부 장치로부터 입력 될 때, 상기 데이터 입력 지연 신호의 설정 값에 따라 정해진 크기의 상기 데이터의 일부가 상기 페이지 버퍼부에 저장되지 않고 더미 데이터로 처리되는 메모리 장치.
  41. 제40항에 있어서,
    상기 제 3 클럭 신호는 상기 데이터 입력 동작 중 상기 데이터 입력 지연 신호의 설정 값에 따라 첫번째 라이징 엣지의 발생 시점이 가변 되는 메모리 장치.
  42. 제41항에 있어서,
    상기 제 2 클럭 신호는 상기 데이터 입력 동작 중 상기 데이터 입력 지연 신호의 설정 값에 따라 첫번째 라이징 엣지의 발생 시점이 가변 되는 메모리 장치.
  43. 제40항에 있어서,
    상기 데이터 입력 지연 제어부는 상기 제 1 클럭 신호에 동기 하여 제 4 클럭 신호를 생성하고,
    상기 제 4 클럭 신호의 주기는 상기 제 1 클럭 신호의 주기의 2배이고,
    상기 제 4 클럭 신호는 상기 데이터 입력 지연 신호의 설정 값에 따라 상기 데이터 입력 동작 시작 시점의 위상이 가변 되는 메모리 장치.
  44. 제43항에 있어서,
    상기 데이터 입력 지연 제어부는 상기 제 1 클럭 신호에 응답하여 제 5 클럭 신호를 생성하고, 상기 제 5 클럭 신호에 동기 하여 상기 데이터를 상기 페이지 버퍼부로 출력하는 메모리 장치.
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