KR20150089157A - 버스트 랭스 제어 장치 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

본 발명은 버스트 랭스 제어 장치 및 이를 포함하는 반도체 장치에 관한 것으로, 특히 저전력 반도체 메모리 장치에서 버스트 랭스를 제어할 수 있도록 하는 기술이다. 이러한 본 발명은 명령 어드레스에 대응하여 버스트 랭스 정보를 포함하는 모드 레지스터 라이트 명령신호와 온더플라이 정보를 포함하는 버스트랭스 온더플라이신호를 출력하는 버스트랭스 입력부, 모드 레지스터 라이트 명령신호와 버스트랭스 온더플라이신호에 따라 버스트 정보를 포함하는 버스트랭스신호를 출력하는 버스트 랭스 제어부, 라이트 모드시 버스트랭스신호를 라이트 레이턴시 시간만큼 제어하여 라이트 제어신호를 출력하는 버스트 랭스 조정부, 라이트 리드 명령신호와 버스트랭스 입력부로부터 인가되는 온더플라이신호에 대응하여 버스트랭스신호 및 라이트 제어신호 중 어느 하나를 선택하여 버스트랭스 제어신호를 출력하는 선택부, 및 내부 라이트 명령신호와 내부 리드 명령신호에 따라 버스트랭스 제어신호를 카운팅하여 선택된 버스트랭스에 대응하는 버스트종료신호를 출력하는 버스트종료 카운터를 포함한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a burst length control apparatus and a semiconductor device including the same, and more particularly, to a burst length control technique in a low power semiconductor memory device. The present invention provides a semiconductor memory device including a burst length input section for outputting a burst length on-the-fly signal including a mode register write command signal and on-the-fly information including burst length information corresponding to an instruction address, a mode register write command signal and a burst length on- A burst length adjuster for outputting a write control signal by controlling the burst length signal in a write mode by a write latency time, a burst length adjuster for outputting a write lead command signal and a burst length command from the burst length input part A burst length control signal and a burst length control signal in response to the internal write command signal and the internal lead command signal, And a burst end counter for outputting a burst end signal corresponding to the selected burst length.

Description

버스트 랭스 제어 장치 및 이를 포함하는 반도체 장치{Burst Length control device and semiconductor device including the same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a burst length control apparatus and a semiconductor device including the burst length control apparatus.

본 발명은 버스트 랭스 제어 장치 및 이를 포함하는 반도체 장치에 관한 것으로, 특히 저전력 반도체 메모리 장치에서 버스트 랭스를 제어할 수 있도록 하는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a burst length control apparatus and a semiconductor device including the same, and more particularly, to a burst length control technique in a low power semiconductor memory device.

반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다.BACKGROUND ART Semiconductor memory devices have been continuously improved in order to increase their integration speed and their operation speed. In order to improve the operation speed, a so-called synchronous memory device capable of operating in synchronization with a clock given outside the memory chip has appeared.

처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.The first proposed is a so-called single data rate (SDR) synchronous memory device that synchronizes with the rising edge of the clock from the outside of the memory device and inputs and outputs one data from one data pin over one period of the clock.

그러나, SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하다. 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 DDR(Double Data Rate) 동기식 메모리 장치가 제안되었다.However, SDR synchronous memory devices are also insufficient to satisfy the speed of a system requiring high-speed operation. Accordingly, a double data rate (DDR) synchronous memory device, which is a method of processing two data in one clock cycle, has been proposed.

DDR 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력된다. 따라서, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그만큼 고속동작이 구현 가능하다.In each data input pin of the DDR synchronous memory device, two data are continuously input and output in synchronization with the rising edge and the falling edge of the clock inputted from the outside. Therefore, even if the frequency of the clock is not increased, a band width of at least twice as much as that of the conventional SDR synchronous memory device can be realized, so that high-speed operation can be realized.

DDR 동기식 메모리 장치는 내부적으로 멀티-비트(multi-bit)를 한꺼번에 처리하는 멀티비트 프리패치 방식을 사용한다. 멀티비트 프리패치 방식은 순차적으로 입력되는 데이터를 데이터 스트로브 신호에 동기시켜 병렬로 정렬시킨다. 이후에, 외부 클럭신호에 동기되어 입력되는 라이트명령에 의해 정렬된 멀티비트의 데이터를 한꺼번에 메모리 셀 어레이에 저장하는 방식을 말한다.DDR synchronous memory devices use a multi-bit prefetch scheme that internally handles multi-bit at a time. In the multi-bit prefetch scheme, sequential input data is aligned in parallel with data strobe signals. Hereinafter, the multi-bit data aligned by the write command input in synchronism with the external clock signal is stored in the memory cell array at a time.

한편, 각기 다른 뱅크 그룹간에 2 클록 베이스 동작을 지원하는 모드를 플러스(Plus) 모드라 한다. DDR 동기식 메모리 장치가 플러스 모드에 진입하게 되면, DDR3를 기준으로 할 때 노말(Normal) 4 클록 라이트/리드 동작을 하다가 2 클록 라이트/리드 동작을 수행하게 된다. On the other hand, a mode that supports two clock base operations among different bank groups is referred to as a plus mode. When the DDR synchronous memory device enters the positive mode, it performs a normal 4 clock write / read operation based on the DDR3, and then performs a 2 clock write / read operation.

특히, 온 더 플라이(On The Fly) 모드에서도 플러스 모드가 적용된다. 예를 들어, 온 더 플라이 모드는 어드레스에 의해 버스트 랭스(Bust Length) BL4 또는 버스트 랭스 BL8을 수행하는 모드이다. In particular, the positive mode is applied even in On The Fly mode. For example, the on-the-fly mode is a mode for performing a burst length BL4 or a burst length BL8 by an address.

JEDEC 스펙에 명시되어 있듯이 버스트 랭스 BL4 또는 온더 플라이 모드 동작에서 메모리 뱅크 내의 모든 셀을 활용하기 위해 뱅크를 크게 2개로 나누어 왼쪽 또는 오른쪽에 데이터를 라이트 할 것인지를 선택하는 동작이 이루어진다.As stated in the JEDEC specification, in burst-level BL4 or on-the-fly mode operation, an operation is performed to divide the bank into two and to write data to the left or right, in order to utilize all the cells in the memory bank.

여기서, 노말 온 더 플라이 모드의 경우 4 클록 베이스 동작이 이루어지게 되므로 어드레스 변화도 4 클록으로 동작한다. 플러스 온 더 플라이 모드의 경우 클록 베이스 동작을 요하게 되므로 온 더 플라이 관련 어드레스 토글에 의해 정상적인 동작을 수행해야 한다. Here, in the normal-on-the-fly mode, four clock base operations are performed, so that the address change also operates with four clocks. On-the-fly mode requires clock-based operation, so normal operation must be performed by on-the-fly related address toggle.

종래의 LPDDR3 이하의 제품에서는 버스트 종료 터미네이션(BST; Burst Stop Termination) 명령에 의해 버스트 랭스(Burst Length) BL ×2 모드를 BL ×1 모드의 타이밍에 의해 제어하는 버스트 랭스 찹(Chop) 방식을 사용하였다. In the conventional LPDDR3 and below products, a burst length chopping method is used in which the burst length termination (BST) command controls the burst length BL × 2 mode at the timing of the BL × 1 mode Respectively.

하지만, 버스트 종료 터미네이션(BST; Burst Stop Termination) 방식은 명령신호를 카운팅하여 입력해야만 하는 불편함이 있다. 예를 들어, 버스트 랭스 BL32 모드에서 버스트 랭스 BL16을 구현하기 위해서는 버스트 종료 터미네이션 명령을 카운팅 해야만 한다. However, the Burst Stop Termination (BST) method has an inconvenience that the command signal must be counted and input. For example, to implement the burst length BL16 in the burst length BL32 mode, the burst termination command must be counted.

또한, 종래 기술에서는 버스트 랭스 종료신호가 라이트 제어부, 리드 제어부에 입력되면, 라이트 제어부, 리드 제어부의 스트로브 신호에 따라 버스트 랭스의 크기가 변경된다. 이에 따라, 종래 기술에 따른 버스트 종료 터미네이션(BST; Burst Stop Termination) 방식은 오토 프리차지 모드에서는 사용이 불가능하다. Further, in the prior art, when the burst length end signal is inputted to the write control unit and the read control unit, the burst length is changed in accordance with the strobe signal of the write control unit and the read control unit. Accordingly, the conventional Burst Stop Termination (BST) method is not available in the auto precharge mode.

본 발명은 버스트 종료 터미네이션 명령 신호를 입력받지 않고 저 전원전압 환경에서 라이트 명령 또는 리드 명령의 입력에 따라 온 더 플라이 모드시 버스트 랭스를 선택적으로 제어할 수 있도록 하는 특징을 갖는다. The present invention is characterized in that it is possible to selectively control the burst length in the on-the-fly mode according to the input of a write command or a read command in a low power supply voltage environment without receiving a burst termination command signal.

본 발명의 실시예에 따른 버스트 랭스 제어 장치는, 명령 어드레스에 대응하여 버스트 랭스 정보를 포함하는 모드 레지스터 라이트 명령신호와 온더플라이 정보를 포함하는 버스트랭스 온더플라이신호를 출력하는 버스트랭스 입력부; 모드 레지스터 라이트 명령신호와 버스트랭스 온더플라이신호에 따라 버스트 정보를 포함하는 버스트랭스신호를 출력하는 버스트 랭스 제어부; 라이트 모드시 버스트랭스신호를 라이트 레이턴시 시간만큼 제어하여 라이트 제어신호를 출력하는 버스트 랭스 조정부; 라이트 리드 명령신호와 버스트랭스 입력부로부터 인가되는 온더플라이신호에 대응하여 버스트랭스신호 및 라이트 제어신호 중 어느 하나를 선택하여 버스트랭스 제어신호를 출력하는 선택부; 및 내부 라이트 명령신호와 내부 리드 명령신호에 따라 버스트랭스 제어신호를 카운팅하여 선택된 버스트랭스에 대응하는 버스트종료신호를 출력하는 버스트종료 카운터를 포함하는 것을 특징으로 한다. A burst length control device according to an embodiment of the present invention includes a burst length input unit for outputting a burst length on-the-fly signal including a mode register write command signal including burst length information corresponding to an instruction address and on-the-fly information; A burst length control unit for outputting a burst length signal including burst information according to a mode register write command signal and a burst length on-fly signal; A burst length adjustment unit for controlling the burst length signal in the write mode by a write latency time and outputting a write control signal; A selection unit for selecting either a burst length signal or a write control signal in response to a light read command signal and an on-the-fly signal applied from the burst length input unit and outputting a burst length control signal; And a burst end counter for counting a burst length control signal according to an internal write command signal and an internal read command signal and outputting a burst end signal corresponding to the selected burst length.

본 발명의 실시예에 따른 버스트 랭스 제어 장치 및 이를 포함하는 반도체 장치는, 온더플라이모드시 버스트 정보를 포함하는 버스트랭스신호를 생성하고, 버스트랭스신호에서 라이트 레이턴시가 제어된 라이트 제어신호를 출력하며, 라이트 리드 명령신호에 대응하여 버스트랭스신호와 라이트 제어신호 중 어느 하나를 선택하여 버스트종료신호로 출력하는 버스트 랭스 제어 장치; 버스트종료신호에 대응하여 오토 프리차지 동작을 제어하는 프리차지 제어부; 버스트종료신호에 대응하여 라이트 동작을 제어하는 라이트 제어부; 버스트종료신호에 대응하여 리드 동작을 제어하는 리드 제어부; 및 프리차지 제어부, 라이트 제어부 및 리드 제어부의 출력에 따라 선택된 버스트 랭스에 대응하여 동작하는 뱅크를 포함하는 것을 특징으로 한다. The burst length control apparatus and the semiconductor device including the same according to the embodiment of the present invention generate a burst length signal including burst information in the on-the-fly mode and output a write control signal whose write latency is controlled in the burst length signal A burst length control device for selecting either the burst length signal or the write control signal in response to the light read command signal and outputting the burst end signal as a burst end signal; A precharge control unit for controlling the auto precharge operation in response to the burst end signal; A write control section for controlling the write operation in response to the burst end signal; A read control unit for controlling a read operation in response to a burst end signal; And a bank that operates in accordance with the selected burst length in accordance with the output of the precharge control unit, the write control unit, and the read control unit.

본 발명은 저 전원전압 환경에서 라이트 명령 또는 리드 명령의 입력에 따라 온 더 플라이 모드시 버스트 랭스를 선택적으로 제어할 수 있도록 한다. The present invention enables selective control of the burst length in the on-the-fly mode according to the input of a write command or a read command in a low power supply voltage environment.

또한, 본 발명은 오토 프리차지 모드에서 버스트 랭스를 선택적으로 변경할 수 있도록 하는 효과를 제공한다. The present invention also provides the effect of selectively changing the burst length in the auto precharge mode.

아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. .

도 1은 본 발명의 실시예에 따른 버스트 랭스 제어 장치의 구성도.
도 2는 도 1의 온더플라이신호 생성부에 관한 상세 회로도.
도 3은 도 1의 버스트 랭스 제어부에 관한 상세 회로도.
도 4는 도 1의 선택부에 관한 상세 회로도.
도 5는 도 1의 버스트 종료 카운터에 관한 상세 회로도.
1 is a configuration diagram of a burst length control apparatus according to an embodiment of the present invention;
FIG. 2 is a detailed circuit diagram of the on-the-fly signal generating unit of FIG. 1. FIG.
3 is a detailed circuit diagram of the burst length control unit of FIG.
4 is a detailed circuit diagram related to the selector of Fig.
Figure 5 is a detailed circuit diagram of the burst end counter of Figure 1;

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 버스트 랭스 제어 장치의 구성도이다. 1 is a configuration diagram of a burst length control apparatus according to an embodiment of the present invention.

본 발명의 실시예에 따른 버스트 랭스 제어 장치는 버스트랭스(Burst Lenth) 입력부(100), 버스트랭스 제어부(300), 버스트 랭스 조정부(400), 선택부(600), 버스트 종료 카운터(700), 프리차지 제어부(800), 라이트 제어부(810) 및 리드 제어부(820)를 포함한다. A burst length control apparatus according to an embodiment of the present invention includes a burst length input unit 100, a burst length control unit 300, a burst length adjustment unit 400, a selection unit 600, a burst end counter 700, A precharge control unit 800, a write control unit 810, and a read control unit 820.

여기서, 버스트 랭스 조정부(400)는 레플리카(Replica) 레이턴시 제어부(410), 레플리카 버스트랭스 카운터(420)를 포함한다. 그리고, 버스트랭스 입력부(100)는 명령 디코더(110), 온더플라이(On-the-fly)신호 생성부(120)를 포함한다. Here, the burst length adjustment unit 400 includes a replica latency control unit 410 and a replica burst length counter 420. The burst length input unit 100 includes an instruction decoder 110 and an on-the-fly signal generation unit 120.

먼저, 버스트랭스 입력부(100)는 명령 어드레스 CA, 라이트 명령신호 EWT, 리드 명령신호 ERT 및 내부 명령 어드레스 ICARR에 따라 온더플라이 정보와 버스트랭스 정보를 포함하는 모드 레지스터 라이트 명령신호 MRW_BL와, 온더플라이신호 MRW_OTF 및 버스트랭스 온더플라이신호 BLOTF를 출력한다. First, the burst length input unit 100 includes a mode register write command signal MRW_BL including on-the-fly information and burst length information in accordance with an instruction address CA, a write command signal EWT, a read command signal ERT and an internal command address ICARR, MRW_OTF and a burst level on-fly signal BLOTF.

여기서, 명령 디코더(110)는 명령 어드레스 CA를 디코딩하여 버스트 랭스 정보를 포함하는 모드 레지스터 라이트 명령신호 MRW_BL과 온더플라이 정보를 포함하는 온더플라이신호 MRW_OTF를 버스트랭스 제어부(300)에 출력한다.Here, the command decoder 110 decodes the command address CA and outputs a mode register write command signal MRW_BL including burst length information and an on-fly signal MRW_OTF including on-the-fly information to the burst length controller 300.

세계 반도체 표준협회 또는 국제반도체표준협의기구라고 하는 단체인 JEDEC(Joint Electron Device Engineering Council)에서 제안한 디디알 동기식 메모리 장치의 스펙에는 디디알 메모리 장치가 올바르게 동작하는지를 테스트하기 위해 모드 레지스터 라이트 커맨드(MRW, Mode Register Write command)를 입력받아 테스트모드로 진입하여 테스트하도록 규정하고 있다.The specifications of the digital synchronous memory device proposed by JEDEC (Joint Electron Device Engineering Council), which is a group called the World Semiconductor Standards Association or the International Semiconductor Standards Consulting Organization, include a mode register write command (MRW, Mode Register Write command) to enter the test mode and test it.

이와 같이, 명령 디코더(110)는 모드 레지스터 세트에 버스트 랭스 및 버스트 랭스 온 더 플라이 모드가 세팅된다. 여기서, 명령 디코더(110)는 모드 레지스터 세트에 버스트 랭스 정보로 버스트 랭스 BL16 고정 모드, 버스트 랭스 BL32 고정 모드 및 버스트 랭스 온 더 플라이 모드 정보를 포함한다. As such, the command decoder 110 sets the burst length and the burst length on the fly mode in the mode register set. Here, the command decoder 110 includes burst length BL16 fixed mode, burst length BL32 fixed mode, and burst length on the fly mode information as burst length information in a mode register set.

예를 들어, 명령 디코더(110)는 모드 레지스터 세트에서 버스트 랭스 BL16 고정 모드가 선택된 경우 모드 레지스터 라이트 명령신호 MRW_BL를 하이 레벨로 출력하고, 버스트 랭스 BL32 고정 모드가 선택된 경우 모드 레지스터 라이트 명령신호 MRW_BL를 로우 레벨로 출력한다. For example, the command decoder 110 outputs the mode register write command signal MRW_BL to the high level when the burst length BL16 fixed mode is selected in the mode register set, and outputs the mode register write command signal MRW_BL when the burst length BL32 fixed mode is selected And outputs it to the low level.

그리고, 온더플라이신호 MRW_OTF는 모드 레지스터 라이트 커맨드에 따라 명령 디코더(110)의 모드 레지스터 세트에서 온더플라이모드가 선택되었음을 나타내는 신호이다. 예를 들어, 명령 어드레스 CA 중 특정 어드레스가 로우 레벨인 경우 온더플라이모드에서 버스트 랭스 "BL16" 모드를 선택한 경우이고, 특정 어드레스가 하이 레벨인 경우 온더플라이모드에서 버스트 랭스 "BL32" 모드를 선택한 경우를 나타낸다. The on-the-fly signal MRW_OTF is a signal indicating that the on-the-fly mode is selected in the mode register set of the command decoder 110 in accordance with the mode register write command. For example, when the burst length "BL16" mode is selected in the on-the-fly mode when the specific address of the command address CA is low and the burst length "BL32" mode is selected in the on- .

즉, 온더플라이모드로 설정된 경우 버스트 랭스가 16 또는 32로 결정되지 않고, 리드 명령 또는 라이트 명령이 입력된 당시의 특정 어드레스 값이 로우 레벨이냐 또는 하이 레벨이냐에 의해 버스트 랭스가 결정된다. That is, when the mode is set to the on-the-fly mode, the burst length is not determined to be 16 or 32, and the burst length is determined by whether the specific address value at the time of inputting the read command or the write command is low level or high level.

그리고, 온더플라이신호 생성부(120)는 라이트 명령신호 EWT, 리드 명령신호 ERT 및 내부 명령 어드레스 ICARR에 따라 버스트랭스 온더플라이신호 BLOTF를 생성하여 버스트랭스 제어부(300)에 출력한다. 여기서, 내부 명령 어드레스 ICARR는 명령 어드레스 CA 중 온더플라이모드를 선택하기 위한 특정 어드레스에 해당한다. The on-the-fly signal generating unit 120 generates a burst length on-fly signal BLOTF in accordance with the write command signal EWT, the read command signal ERT, and the internal command address ICARR, and outputs the generated signal to the burst length control unit 300. Here, the internal command address ICARR corresponds to a specific address for selecting the on-board mode among the command addresses CA.

따라서, 내부 명령 어드레스 ICARR에 대응하여 버스트랭스 온더플라이신호 BLOTF가 하이 레벨로 활성화되면 버스트 랭스 BL16 모드 또는 버스트 랭스 BL32 모드를 선택하여 동작할 수 있게 된다. Accordingly, when the burst level on-fly signal BLOTF is activated to a high level corresponding to the internal command address ICARR, the burst-length BL16 mode or the burst-length BL32 mode can be selected and operated.

버스트랭스 제어부(300)는 모드 레지스터 라이트 명령신호 MRW_BL, 온더플라이신호 MRW_OTF 및 버스트랭스 온더플라이신호 BLOTF를 제어하여 버스트 정보를 포함하는 버스트랭스신호 BL를 버스트 랭스 조정부(400)에 출력한다. The burst length control unit 300 controls the mode register write command signal MRW_BL, the on-the-fly signal MRW_OTF, and the burst length on-fly signal BLOTF to output the burst length signal BL including the burst information to the burst length adjustment unit 400.

버스트 랭스 조정부(400)는 버스트랭스신호 BL를 입력받아 2배 이상의 크기를 갖는 라이트 제어신호 BL_WT를 출력한다. 이를 위해, 레플리카 레이턴시 제어부(410)는 버스트랭스신호 BL를 입력받아 라이트 동작시 라이트 레이턴시(Write latency) 만큼 레이턴시를 제어하여 레플리카 버스트랭스 카운터(420)에 출력한다. 즉, 레플리카 레이턴시 제어부(410)는 라이트 동작시 버스트랭스신호 BL를 라이트 레이턴시 만큼 지연시킨다. The burst length adjustment unit 400 receives the burst length signal BL and outputs a write control signal BL_WT having a magnitude of two times or more. To this end, the replica latency control unit 410 receives the burst length signal BL, controls the latency by a write latency in a write operation, and outputs the latency to the replica burst length counter 420. That is, the replica latency control unit 410 delays the burst length signal BL by a write latency in a write operation.

레플리카 버스트랭스 카운터(420)는 레플리카 레이턴시 제어부(410)의 출력신호를 해당하는 버스트 랭스의 크기만큼 카운팅한다. 즉, 레플리카 버스트랭스 카운터(420)는 라이트 동작시 레이턴시가 제어된 버스트랭스신호를 카운팅하여 라이트 제어신호 BL_WT를 선택부(600)에 출력한다.The replica burst length counter 420 counts the output signal of the replica latency control unit 410 by the corresponding burst length. That is, the replica burst length counter 420 counts the burst length signal whose latency is controlled in the write operation, and outputs the write control signal BL_WT to the selector 600.

예를 들어, 본 발명의 실시예에서 버스트 랭스 제어부(300)는 기본적인 버스트 랭스 "BL16" 모드를 구현하기 위한 버스트랭스신호 BL를 생성하고, 버스트 종료 카운터(700)는 버스트랭스신호 BL의 카운팅 동작을 한번 더 수행하여 버스트 랭스 "BL32" 모드를 실행한다. For example, in the embodiment of the present invention, the burst length control unit 300 generates a burst length signal BL for implementing the basic burst length "BL16" mode, and the burst end counter 700 counts the burst length signal BL To perform the burst length "BL32" mode.

본 발명의 실시예에서는 온더플라이모드에서 데이터의 라이트 동작과 리드 동작시 버스트 랭스가 BL16으로 선택되거나 버스트 랭스가 BL32로 선택되는 것을 그 일 예로 설명한다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며 버스트 랭스의 크기는 변경될 수 있다. In the embodiment of the present invention, as an example, the burst length is selected as BL16 or the burst length is selected as BL32 in the data write operation and the read operation in the on-the-fly mode. However, the embodiment of the present invention is not limited to this, and the size of the burst length may be changed.

또한, 선택부(600)는 라이트 리드 명령신호 WTRDB와 온더플라이신호 MRW_OTF에 따라 버스트랭스신호 BL 또는 라이트 제어신호 BL_WT를 선택하여 버스트랭스 제어신호 BL_D로 출력한다. Also, the selector 600 selects the burst length signal BL or the write control signal BL_WT according to the write read command signal WTRDB and the on-the-fly signal MRW_OTF, and outputs the burst length signal BL or the write control signal BL_WT as the burst length control signal BL_D.

여기서, 선택부(600)는 라이트 리드 명령신호 WTRDB와 온더플라이신호 MRW_OTF에 따라 버스트 랭스의 크기를 선택할 수 있다. 즉, 선택부(600)는 라이트 리드 명령신호 WTRDB에 대응하여 라이트 동작 또는 리드 동작 여부를 알 수 있다.Here, the selector 600 can select the magnitude of the burst length according to the write read command signal WTRDB and the on-the-fly signal MRW_OTF. That is, the selector 600 can recognize whether the write operation or the read operation is performed in response to the write command signal WTRDB.

예를 들어, 라이트 리드 명령신호 WTRDB가 로우 레벨인 경우 리드 동작임을 나타내고, 라이트 리드 명령신호 WTRDB가 하이 레벨인 경우 라이트 동작임을 나타낼 수 있다. 그리고, 선택부(600)는 온더플라이신호 MRW_OTF가 활성화되면 온더플라이 모드시 버스트 랭스의 크기를 선택하여 버스트랭스 제어신호 BL_D를 출력한다. For example, it indicates that the write operation is a read operation when the write command signal WTRDB is low level, and the write operation when the write command signal WTRDB is high level. When the on-the-fly signal MRW_OTF is activated, the selector 600 selects the size of the burst length in the on-the-fly mode and outputs the burst length control signal BL_D.

이에 따라, 본 발명의 실시예에서는 라이트 리드 명령신호 WTRDB에 대응하여 리드 동작시에는 버스트랭스신호 BL를 선택하고, 라이트 리드 명령신호 WTRDB에 대응하여 라이트 동작시에는 레이턴시 크기가 지연된 라이트 제어신호 BL_WT를 선택할 수 있다. Accordingly, in the embodiment of the present invention, the burst length signal BL is selected at the time of the read operation corresponding to the write command signal WTRDB and the write control signal BL_WT at which the latency size is delayed at the time of the write operation corresponding to the write command signal WTRDB You can choose.

그리고, 버스트종료 카운터(700)는 내부 라이트 명령신호 IWT, 내부 리드 명령신호 IRD에 따라 버스트랭스 제어신호 BL_D를 카운팅하여 버스트종료신호 BEND를 출력한다. 여기서, 내부 라이트 명령신호 IWT, 내부 리드 명령신호 IRD는 외부의 라이트 명령신호 EWT, 리드 명령신호 ERT에 의해 내부적으로 생성된 명령신호이다. 또한, 내부 라이트 명령신호 IWT, 내부 리드 명령신호 IRD는 라이트 리드 명령신호 WTRDB의 하이 또는 로우 레벨에 동기된 명령신호일 수도 있다. Then, the burst end counter 700 counts the burst length control signal BL_D in accordance with the internal write command signal IWT and the internal read command signal IRD, and outputs the burst end signal BEND. The internal write command signal IWT and the internal read command signal IRD are command signals generated internally by the external write command signal EWT and the read command signal ERT. The internal write command signal IWT and the internal read command signal IRD may be command signals synchronized with the high or low level of the write command signal WTRDB.

예를 들어, 버스트종료 카운터(700)는 버스트랭스 제어신호 BL_D가 하이 레벨인 경우 카운터를 1 사이클 동작시켜 버스트랭스 "BL16" 모드로 버스트종료신호 BEND를 동작시킬 수 있다. 그리고, 버스트종료 카운터(700)는 버스트랭스 제어신호 BL_D가 로우 레벨인 경우 카운터를 2 사이클 동작시켜 버스트랭스 "BL32" 모드로 버스트종료신호 BEND를 동작시킬 수 있다. For example, when the burst length control signal BL_D is high level, the burst end counter 700 can operate the counter for one cycle to operate the burst end signal BEND in the burst length "BL16" mode. When the burst length control signal BL_D is low level, the burst end counter 700 can operate the counter for two cycles to operate the burst end signal BEND in the burst length "BL32" mode.

즉, 본 발명의 실시예에서는 버스트종료신호 BEND가 선택부(600)의 출력인 버스트랭스 제어신호 BL_D에 의해서 버스트 선택 정보를 포함하고 있다. That is, in the embodiment of the present invention, the burst end signal BEND includes the burst selection information by the burst length control signal BL_D, which is the output of the selector 600.

그리고, 오토 프리차지 제어부(800)는 버스트종료신호 BEND에 대응하여 뱅크(900)에 제공되는 오토 프리차지신호 APCG를 제어한다. 그리고, 라이트 제어부(810)는 라이트 동작시 버스트종료신호 BEND에 따라 컬럼 어드레스 스트로브 펄스를 제어하여 라이트 신호 WTT를 뱅크(900)에 출력한다. Then, the auto precharge control unit 800 controls the auto precharge signal APCG provided to the bank 900 in response to the burst end signal BEND. The write control unit 810 controls the column address strobe pulse in response to the burst end signal BEND in the write operation to output the write signal WTT to the bank 900. [

이때, 라이트 제어부(810)는 버스트종료신호 BEND에 대응하여 버스트랭스 "BL16" 모드일 경우 라이트 신호 WTT에 따라 뱅크(900)의 라이트 동작을 제어하고, 버스트랭스 "BL32" 모드일 경우 라이트신호 IWTT에 따라 뱅크(900)의 라이트 동작을 제어하게 된다. 그리고, 뱅크(900)는 라이트 신호 WTT 또는 라이트 신호 IWTT에 따라 글로벌 입출력 라인 상에 로딩 된 해당 버스트 길이의 데이터를 셀에 라이트 한다. At this time, the write control unit 810 controls the write operation of the bank 900 in accordance with the write signal WTT in the burst length "BL16" mode in response to the burst end signal BEND, and controls the write operation of the bank 900 in the burst length " The write operation of the bank 900 is controlled. Then, the bank 900 writes the data of the corresponding burst length loaded on the global input / output line into the cell in accordance with the write signal WTT or the write signal IWTT.

또한, 리드 제어부(820)는 리드 동작시 버스트종료신호 BEND에 따라 컬럼 어드레스 스트로브 펄스를 제어하여 리드 신호 RDT를 뱅크(900)에 출력한다. 이때, 리드 제어부(820)는 버스트종료신호 BEND에 대응하여 버스트랭스 "BL16" 모드일 경우 리드 신호 RDT에 따라 뱅크(900)의 리드 동작을 제어하고, 버스트랭스 "BL32" 모드일 경우 리드 IRDT에 따라 뱅크(900)의 리드 동작을 제어하게 된다. In addition, the read control section 820 controls the column address strobe pulse according to the burst end signal BEND in the read operation, and outputs the read signal RDT to the bank 900. [ At this time, in response to the burst end signal BEND, the read control section 820 controls the read operation of the bank 900 in accordance with the read signal RDT in the burst length "BL16" mode and controls the read operation in the read IRDT Thereby controlling the read operation of the bank 900.

본 발명의 실시예는 온 더 플라이 모드에서 라이트 동작 또는 리드 동작시 버스트 랭스가 상이하게 제어되어 버스트종료신호 BEND가 생성된다. 즉, 버스트 랭스 온 더 플라이 모드를 지원하기 위해서는 라이트 명령 도는 리드 명령의 입력시 버스트랭스 종료신호 BEND의 종료 시점을 상이하게 제어한다. In the embodiment of the present invention, the burst length is controlled differently in the write operation or the read operation in the on-the-fly mode, and the burst end signal BEND is generated. That is, in order to support the burst length on the fly mode, the write command or the end timing of the burst length end signal BEND at the time of inputting the read command is controlled differently.

라이트 동작시에는 레플리카 레이턴시 제어부(410), 레플리카 버스트 랭스 카운터(420)를 통해 레이턴시가 지연된 이후에 에 의해 버스트종료신호 BEND가 종료된다. 그리고, 리드 동작시에는 입력 명령과 동시에 버스트랭스신호 BL의 크기 결정되어 레이턴시가 조정될 필요가 없다. In the write operation, the burst end signal BEND is terminated after the latency is delayed through the replica latency control unit 410 and the replica burst length counter 420. In the read operation, the size of the burst length signal BL is determined at the same time as the input command, and the latency does not need to be adjusted.

이에 따라, 본 발명의 실시예는 라이트 동작 또는 리드 동작시 버스트종료신호 BEND에 대응하여 오토 프리차지 제어부(800), 라이트 제어부(810) 및 리드 제어부(820)가 세팅된 버스트 랭스 모드에 맞도록 동작하게 된다. Accordingly, in the embodiment of the present invention, the auto precharge control section 800, the write control section 810, and the read control section 820 are set to match the burst length mode in which the burst end signal BEND is set in the write operation or the read operation. .

또한, 이러한 본 발명의 실시예는 버스트종료신호 BEND가 버스트 랭스 선택 정보를 포함하게 되므로, 오토 프리차지 제어부(800)가 버스트 랭스 온 더 플라이 모드를 적용하여 오토 프리차지 동작을 제어할 수 있게 된다. In this embodiment of the present invention, since the burst end signal BEND includes the burst length selection information, the auto precharge control unit 800 is able to control the auto precharge operation by applying the burst length on the fly mode .

도 2는 도 1의 온더플라이신호 생성부(120)에 관한 상세 회로도이다. 2 is a detailed circuit diagram of the on-the-fly signal generating unit 120 of FIG.

온더플라이신호 생성부(120)는 라이트 구동부(121), 리드 구동부(122) 및 출력부(123)를 포함한다. The on-the-fly signal generating section 120 includes a write drive section 121, a lead drive section 122, and an output section 123.

여기서, 라이트 구동부(121)는 라이트 동작시 라이트 명령신호 EWT1, EWT1B에 따라 내부 명령 어드레스 ICARR를 구동하여 노드 NODE1에 출력한다. 여기서, 라이트 명령신호 EWT1는 라이트 명령신호 EWT1B의 반전 신호이다. Here, the write driver 121 drives the internal command address ICARR in accordance with the write command signals EWT1 and EWT1B in the write operation, and outputs it to the node NODE1. Here, the write command signal EWT1 is an inverted signal of the write command signal EWT1B.

이러한 라이트 구동부(121)는 복수의 인버터 IV1~IV4를 포함한다. 인버터 IV1는 라이트 명령신호 EWT1, EWT1B에 대응하여 내부 명령 어드레스 ICARR를 구동한다. 그리고, 인버터 IV2, IV3는 래치 구조로 연결되며 라이트 명령신호 EWT1, EWT1B에 대응하여 인버터 IV1의 출력신호를 래치한다. 또한, 인버터 IV4는 라이트 명령신호 EWT1, EWT1B에 대응하여 인버터 IV3의 출력신호를 구동하여 노드 NODE1에 출력한다. The write driver 121 includes a plurality of inverters IV1 to IV4. The inverter IV1 drives the internal command address ICARR in response to the write command signals EWT1 and EWT1B. The inverters IV2 and IV3 are connected in a latch structure and latch the output signal of the inverter IV1 corresponding to the write command signals EWT1 and EWT1B. The inverter IV4 also drives the output signal of the inverter IV3 in response to the write command signals EWT1 and EWT1B and outputs it to the node NODE1.

그리고, 리드 구동부(122)는 리드 동작시 리드 명령신호 ERT1, ERT1B에 따라 내부 명령 어드레스 ICARR를 구동하여 노드 NODE1에 출력한다. 여기서, 리드 명령신호 ERT1는 리드 명령신호 ERT1B의 반전 신호이다. Then, the lead driver 122 drives the internal command address ICARR in accordance with the read command signals ERT1 and ERT1B during the read operation, and outputs it to the node NODE1. Here, the read command signal ERT1 is an inverted signal of the read command signal ERT1B.

이러한 리드 구동부(122)는 복수의 인버터 IV5~IV8를 포함한다. 인버터 IV5는 리드 명령신호 ERT1, ERT1B에 대응하여 내부 명령 어드레스 ICARR를 구동한다. 그리고, 인버터 IV6, IV7는 래치 구조로 연결되며 리드 명령신호 ERT1, ERT1B에 대응하여 인버터 IV5의 출력신호를 래치한다. 또한, 인버터 IV8는 리드 명령신호 ERT1, ERT1B에 대응하여 인버터 IV7의 출력신호를 구동하여 노드 NODE1에 출력한다. The lead driver 122 includes a plurality of inverters IV5 to IV8. The inverter IV5 drives the internal command address ICARR in response to the read command signals ERT1 and ERT1B. The inverters IV6 and IV7 are connected in a latch structure and latch the output signal of the inverter IV5 corresponding to the read command signals ERT1 and ERT1B. The inverter IV8 drives the output signal of the inverter IV7 in response to the read command signals ERT1 and ERT1B and outputs it to the node NODE1.

출력부(123)는 노드 NODE1의 출력을 래치하여 버스트랭스 온더플라이신호 BLOTF를 출력한다. 이러한 출력부(123)는 PMOS 트랜지스터 P1와, 복수의 인버터 IV9~IV11를 포함한다. The output unit 123 latches the output of the node NODE1 and outputs the burst length on-fly signal BLOTF. The output section 123 includes a PMOS transistor P1 and a plurality of inverters IV9 to IV11.

출력부(123)는 파워 업 모드시 파워업신호 PWRUP가 로우 레벨이 되면 PMOS 트랜지스터 P1가 턴 온 되어 노드 NODE1를 전원전압 VDD2 레벨로 풀업 구동한다. 그리고, 인버터 IV9, IV10는 래치 구조로 연결되며 노드 NODE1의 출력신호를 래치하여 버스트랭스 온더플라이신호 BLOTF를 출력한다. When the power-up signal PWRUP becomes low level in the power-up mode, the output unit 123 pulls up the node NODE1 to the power supply voltage VDD2 level by turning on the PMOS transistor P1. The inverters IV9 and IV10 are connected in a latch structure, latch the output signal of the node NODE1, and output the burst length on-fly signal BLOTF.

또한, 인버터 IV11는 버스트랭스 온더플라이신호 BLOTF를 반전 구동하여 버스트랭스 온더플라이신호 BLOTFB를 출력한다. 여기서, 버스트랭스 온더플라이신호 BLOTFB는 버스트랭스 온더플라이신호 BLOTF의 반전 신호이다. The inverter IV11 also inverts the burst level on-the-fly signal BLOTF to output a burst-level on-fly signal BLOTFB. Here, the burst length on-fly signal BLOTFB is an inverted signal of the burst length on-fly signal BLOTF.

도 3은 도 1의 버스트랭스 제어부(300)에 관한 상세 회로도이다. 3 is a detailed circuit diagram of the burst length control unit 300 of FIG.

버스트랭스 제어부(300)는 복수의 낸드게이트 ND1, ND2와, 인버터 IV12를 포함한다. 이러한 버스트랭스 제어부(300)는 모드 레지스터 라이트 명령신호 MRW_BL, 온더플라이신호 MRW_OTF 및 버스트랭스 온더플라이신호 BLOTF를 논리조합하여 버스트랭스신호 BL를 출력한다. The burst length control unit 300 includes a plurality of NAND gates ND1 and ND2 and an inverter IV12. The burst length control unit 300 outputs a burst length signal BL by logically combining the mode register write command signal MRW_BL, the on-the-fly signal MRW_OTF, and the burst length on-fly signal BLOTF.

낸드게이트 ND1는 온더플라이신호 MRW_OTF와 버스트랭스 온더플라이신호 BLOTF를 낸드연산한다. 그리고, 낸드게이트 ND2는 모드 레지스터 라이트 명령신호 MRW_BL와 낸드게이트 ND1의 출력을 낸드연산한다. 또한, 인버터 IV12는 낸드게이트 ND2의 출력을 반전 구동하여 버스트랭스신호 BL를 출력한다. The NAND gate ND1 performs a NAND operation on the on-the-fly signal MRW_OTF and the burst-edge on-fly signal BLOTF. The NAND gate ND2 performs a NAND operation on the mode register write command signal MRW_BL and the output of the NAND gate ND1. The inverter IV12 inverts the output of the NAND gate ND2 to output the burst length signal BL.

이러한 구조를 갖는 버스트랭스 제어부(300)는 버스트랭스 온더플라이신호 BLOTF와 명령디코더(110)의 온더플라이신호 MRW_OTF를 조합하여 온더플라이 모드를 설정하게 된다. 즉, 정상 동작 상태에서 버스트랭스 온더플라이신호 BLOTF가 로우 레벨인 경우 온더플라이신호 MRW_OTF의 레벨에 따라 버스트랭스신호 BL를 제어하게 된다. 반면에, 온더플라이모드에서는 버스트랭스 온더플라이신호 BLOTF에 따라 버스트랭스신호 BL를 제어하게 된다. The burst length control unit 300 having such a structure sets the on-the-fly mode by combining the burst length on-the-fly signal BLOTF and the on-the-fly signal MRW_OTF of the instruction decoder 110. That is, when the burst level on-the-fly signal BLOTF is at a low level in a normal operation state, the burst length signal BL is controlled according to the level of the on-fly signal MRW_OTF. On the other hand, in the on-the-fly mode, the burst length signal BL is controlled in accordance with the burst length on-fly signal BLOTF.

도 4는 도 1의 선택부(600)에 관한 상세 회로도이다. 4 is a detailed circuit diagram of the selector 600 of FIG.

선택부(600)는 복수의 낸드게이트 ND3~ND6와, 인버터 IV13를 포함한다. 이러한 선택부(600)는 라이트 리드 명령신호 WTRDB와 온더플라이신호 MRW_OTF에 따라 버스트랭스신호 BL 또는 라이트 제어신호 BL_WT를 선택하여 버스트랭스 제어신호 BL_D로 출력한다.The selector 600 includes a plurality of NAND gates ND3 to ND6 and an inverter IV13. The selector 600 selects the burst length signal BL or the write control signal BL_WT according to the write read command signal WTRDB and the on-the-fly signal MRW_OTF, and outputs the burst length signal BL or the write control signal BL_WT as the burst length control signal BL_D.

낸드게이트 ND3는 라이트 리드 명령신호 WTRDB와 온더플라이신호 MRW_OTF를 낸드연산한다. 그리고, 낸드게이트 ND4는 라이트 제어신호 BL_WT와 인버터 IV13에 의해 반전된 낸드게이트 ND3의 출력을 낸드연산한다. 또한, 낸드게이트 ND5는 낸드게이트 ND3의 출력과 버스트랭스신호 BL를 낸드연산한다. 또한, 낸드게이트 ND6는 낸드게이트 ND4의 출력과 낸드게이트 ND5의 출력을 낸드연산하여 버스트랭스 제어신호 BL_D를 출력한다. NAND gate ND3 performs NAND operation of write read command signal WTRDB and on-the-fly signal MRW_OTF. Then, the NAND gate ND4 performs a NAND operation on the output of the NAND gate ND3 inverted by the write control signal BL_WT and the inverter IV13. The NAND gate ND5 performs the NAND operation on the output of the NAND gate ND3 and the burst length signal BL. The NAND gate ND6 performs NAND operation on the output of the NAND gate ND4 and the output of the NAND gate ND5, and outputs the burst length control signal BL_D.

이러한 구성을 갖는 선택부(600)는 라이트 리드 명령신호 WTRDB와 온더플라이신호 MRW_OTF를 조합하여 온더플라이모드시 라이트 리드 명령신호 WTRDB가 로우 레벨이 되는 리드 동작 모드시 버스트랭스신호 BL를 선택하여 버스트랭스 제어신호 BL_D로 출력한다. The selector 600 having such a configuration combines the write command signal WTRDB and the on-the-fly signal MRW_OTF to select the burst length signal BL in the read operation mode in which the write command signal WTRDB becomes the low level in the on- And outputs it as a control signal BL_D.

반면에, 선택부(600)는 라이트 리드 명령신호 WTRDB와 온더플라이신호 MRW_OTF를 조합하여 온더플라이모드시 라이트 리드 명령신호 WTRDB가 라이 레벨이 되는 라이트 동작 모드시 레이턴시가 일정 크기로 지연된 라이트 제어신호 BL_WT를 선택하여 버스트랭스 제어신호 BL_D로 출력한다.On the other hand, when the write command signal WTRDB and the on-the-fly signal MRW_OTF are combined in the on-the-fly mode, the selector 600 selects the write control signal BL_WT And outputs it as a burst length control signal BL_D.

도 5는 도 1의 버스트 종료 카운터(700)에 관한 상세 회로도이다. 5 is a detailed circuit diagram of the burst end counter 700 of FIG.

버스트종료 카운터(700)는 내부 라이트 명령신호 IWT, 내부 리드 명령신호 IRD에 따라 버스트랭스 제어신호 BL_D를 카운팅하여 버스트종료신호 BEND를 출력한다. 이러한 버스트종료 카운터(700)는 복수의 버스트랭스 카운터(710~740)와 버스트종료신호 생성부(750)를 포함한다. The burst end counter 700 counts the burst length control signal BL_D according to the internal write command signal IWT and the internal read command signal IRD, and outputs a burst end signal BEND. The burst end counter 700 includes a plurality of burst length counters 710 to 740 and a burst end signal generator 750.

여기서, 버스트랭스 카운터(710)는 내부 라이트 명령신호 IWT, 내부 리드 명령신호 IRD에 따라 버스트랭스 제어신호 BL_D를 카운팅하여 출력한다. 여기서, 버스트랭스 카운터(710)는 내부 라이트 명령신호 IWT 및 내부 리드 명령신호 IRD 중 적어도 어느 하나가 활성화되어 입력되는 경우 카운팅 동작을 수행한다. 그리고, 버스트랭스 카운터(720)는 버스트랭스 카운터(710)의 출력에 따라 버스트랭스 제어신호 BL_D를 카운팅하여 출력한다. Here, the burst length counter 710 counts and outputs the burst length control signal BL_D in accordance with the internal write command signal IWT and the internal read command signal IRD. Here, the burst length counter 710 performs a counting operation when at least one of the internal write command signal IWT and the internal read command signal IRD is activated and input. The burst length counter 720 counts and outputs the burst length control signal BL_D in accordance with the output of the burst length counter 710.

그리고, 버스트랭스 카운터(730)는 버스트랭스 카운터(720)의 출력에 따라 버스트랭스 제어신호 BL_D를 카운팅하여 출력한다. 또한, 버스트랭스 카운터(740)는 버스트랭스 카운터(730)의 출력에 따라 버스트랭스 제어신호 BL_D를 카운팅하여 출력한다. The burst length counter 730 counts and outputs the burst length control signal BL_D in accordance with the output of the burst length counter 720. The burst length counter 740 counts and outputs the burst length control signal BL_D in accordance with the output of the burst length counter 730.

또한, 버스트종료신호 생성부(750)는 버스트랭스 제어신호 BL_D에 따라, 버스트랭스 카운터(720)의 출력과 버스트랭스 카운터(740)의 출력 중 어느 하나를 선택하여 버스트종료신호 BEND를 출력한다.The burst end signal generator 750 selects either the output of the burst length counter 720 or the output of the burst length counter 740 according to the burst length control signal BL_D and outputs the burst end signal BEND.

즉, 버스트랭스 카운터(710)와 버스트랭스 카운터(720)는 버스트랭스 크기가 BL16을 갖는 경우 제 1사이클 구간 동안 동작하게 되는 제 1그룹의 카운터이다. 그리고, 버스트랭스 카운터(730)와 버스트랭스 카운터(740)는 버스트랭스 크기가 BL32을 갖는 경우 버스트랭스 카운터(720)의 출력을 이용하여 제 1사이클 구간의 두 배 구간을 갖는 제 2사이클 구간 동안 동작하게 되는 제 2그룹의 카운터이다. That is, the burst length counter 710 and the burst length counter 720 are the first group of counters that operate during the first cycle period when the burst length size is BL16. The burst length counter 730 and the burst length counter 740 use the output of the burst length counter 720 in the case where the burst length size has the BL32, And a second group of counters to be operated.

예를 들어, 버스트랭스 카운터(720)의 출력은 버스트 랭스 BL16의 크기를 갖고, 버스트랭스 카운터(740)의 출력은 버스트 랭스 BL32의 크기를 갖는다. 그러면, 버스트랭스 카운터(740)의 출력은 버스트랭스 카운터(720) 보다 2 배 크기의 버스트 랭스를 갖는다. For example, the output of the burst length counter 720 has the size of the burst length BL16, and the output of the burst length counter 740 has the size of the burst length BL32. Then, the output of the burst length counter 740 has a burst length that is twice as large as that of the burst length counter 720.

이에 따라, 버스트 랭스 "BL16" 모드에서는 카운트 사이클을 1회 동작시켜 버스트 랭스 카운터(720)의 출력에 따라 버스트종료신호 BEND를 활성화시켜 출력한다. 그리고, 버스트 랭스 "BL32" 모드에서는 카운트 사이클을 2회 동작시켜 버스트 랭스 카운터(740)의 출력에 따라 버스트종료신호 BEND를 활성화시켜 출력한다.Accordingly, in the burst length "BL16" mode, the count cycle is operated once to activate and output the burst end signal BEND in accordance with the output of the burst length counter 720. [ In the burst length "BL32" mode, the count cycle is operated twice to activate the burst end signal BEND in accordance with the output of the burst length counter 740 and output.

Claims (18)

  1. 명령 어드레스에 대응하여 버스트 랭스 정보를 포함하는 모드 레지스터 라이트 명령신호와 온더플라이 정보를 포함하는 버스트랭스 온더플라이신호를 출력하는 버스트랭스 입력부;
    상기 모드 레지스터 라이트 명령신호와 상기 버스트랭스 온더플라이신호에 따라 버스트 정보를 포함하는 버스트랭스신호를 출력하는 버스트 랭스 제어부;
    라이트 모드시 상기 버스트랭스신호를 라이트 레이턴시 시간만큼 제어하여 라이트 제어신호를 출력하는 버스트 랭스 조정부;
    라이트 리드 명령신호와 상기 버스트랭스 입력부로부터 인가되는 온더플라이신호에 대응하여 상기 버스트랭스신호 및 상기 라이트 제어신호 중 어느 하나를 선택하여 버스트랭스 제어신호를 출력하는 선택부; 및
    내부 라이트 명령신호와 내부 리드 명령신호에 따라 상기 버스트랭스 제어신호를 카운팅하여 선택된 버스트랭스에 대응하는 버스트종료신호를 출력하는 버스트종료 카운터를 포함하는 것을 특징으로 하는 버스트 랭스 제어 장치.
    A burst length input section for outputting a burst length on-the-fly signal including a mode register write command signal including burst length information and on-the-fly information corresponding to an instruction address;
    A burst length control unit for outputting a burst length signal including burst information according to the mode register write command signal and the burst length on fly signal;
    A burst length adjusting unit for controlling the burst length signal in a write mode for a write latency time and outputting a write control signal;
    A selector for selecting either the burst length signal or the write control signal in response to a light read command signal and an on-the-fly signal applied from the burst length input section to output a burst length control signal; And
    And a burst end counter for counting the burst length control signal according to an internal write command signal and an internal read command signal and outputting a burst end signal corresponding to the selected burst length.
  2. 제 1항에 있어서, 상기 버스트랭스 입력부는
    상기 명령 어드레스를 디코딩하여 상기 모드 레지스터 라이트 명령신호를 출력하는 명령 디코더; 및
    라이트 명령신호와 리드 명령신호 및 내부 명령 어드레스에 따라 상기 버스트랭스 온더플라이신호를 출력하는 온더플라이신호 생성부를 포함하는 것을 특징으로 하는 버스트 랭스 제어 장치.
    The apparatus of claim 1, wherein the burst length input unit
    A command decoder for decoding the command address and outputting the mode register write command signal; And
    And an on-die fly signal generator for outputting the burst-edge on-fly signal in accordance with a write command signal, a read command signal, and an internal command address.
  3. 제 1항에 있어서, 상기 버스트 랭스 조정부는
    라이트 동작시 상기 버스트랭스신호를 입력받아 라이트 레이턴시를 조정하는 레플리카 레이턴시 제어부; 및
    상기 레플리카 레이턴시 제어부의 출력을 해당하는 버스트 랭스 동안 카운팅하여 상기 라이트 제어신호를 출력하는 레플리카 버스트랭스 카운터를 포함하는 것을 특징으로 하는 버스트 랭스 제어 장치.
    2. The apparatus of claim 1, wherein the burst length adjuster
    A replica latency control unit for receiving the burst length signal and adjusting a write latency during a write operation; And
    And a replica burst length counter for counting the output of the replica latency control unit during a corresponding burst length to output the write control signal.
  4. 제 1항에 있어서, 상기 선택부는
    상기 라이트 리드 명령신호가 제 1레벨인 경우 상기 온더플라이신호에 대응하여 상기 버스트랭스신호를 선택하고, 상기 라이트 리드 명령신호가 제 2레벨인 경우 상기 온더플라이신호에 대응하여 상기 라이트 제어신호를 선택하는 것을 특징으로 하는 버스트 랭스 제어 장치.
    2. The apparatus of claim 1, wherein the selector
    When the write command signal is at the first level, the burst length signal is selected in accordance with the on-the-fly signal, and when the write command signal is at the second level, the write control signal is selected The burst length control apparatus comprising:
  5. 제 1항에 있어서, 상기 선택부는 상기 라이트 모드시 상기 라이트 제어신호를 선택하고 리드 모드시 상기 버스트랭스신호를 선택하는 것을 특징으로 하는 버스트 랭스 제어 장치. The burst length control apparatus according to claim 1, wherein the selector selects the write control signal in the write mode and selects the burst length signal in the read mode.
  6. 제 1항에 있어서, 상기 버스트종료 카운터는
    상기 버스트랭스 제어신호가 제 1버스트 랭스 크기인 경우 동작하는 제 1그룹의 카운터;
    상기 버스트랭스 제어신호가 제 2버스트 랭스 크기인 경우 동작하는 제 2그룹의 카운터; 및
    상기 제 1그룹의 카운터 출력 또는 상기 제 2그룹의 카운터 출력 중 어느 하나를 선택하여 상기 버스트종료신호를 출력하는 버스트종료신호 생성부를 포함하는 것을 특징으로 하는 버스트 랭스 제어 장치.
    The method of claim 1, wherein the burst end counter
    A first group of counters operating when the burst length control signal is a first burst length magnitude;
    A second group of counters operating when the burst length control signal is a second burst length magnitude; And
    And a burst end signal generator for selecting either the counter output of the first group or the counter output of the second group to output the burst end signal.
  7. 제 1항에 있어서,
    상기 버스트종료신호에 대응하여 오토 프리차지 동작을 제어하는 프리차지 제어부;
    상기 버스트종료신호에 대응하여 라이트 동작을 제어하는 라이트 제어부; 및
    상기 버스트종료신호에 대응하여 리드 동작을 제어하는 리드 제어부를 포함하는 것을 특징으로 하는 버스트 랭스 제어 장치.
    The method according to claim 1,
    A precharge control unit for controlling an auto precharge operation in response to the burst end signal;
    A write control unit for controlling a write operation in response to the burst end signal; And
    And a read control section for controlling the read operation in response to the burst end signal.
  8. 제 7항에 있어서, 상기 라이트 제어부는 상기 버스트종료신호에 대응하여 제 1버스트랭스 모드일 경우 제 1라이트 신호에 따라 상기 라이트 동작을 제어하고, 제 2버스트랭스 모드일 경우 제 2라이트 신호에 따라 상기 라이트 동작을 제어하는 것을 특징으로 하는 버스트 랭스 제어 장치. The method according to claim 7, wherein the write control unit controls the write operation according to a first write signal in the first burst length mode corresponding to the burst end signal, and controls the write operation according to a second write signal in the second burst length mode And controls the write operation.
  9. 제 7항에 있어서, 상기 리드 제어부는 상기 버스트종료신호에 대응하여 제 1버스트랭스 모드일 경우 제 1리드 신호에 따라 상기 리드 동작을 제어하고, 제 2버스트랭스 모드일 경우 제 2리드 신호에 따라 상기 리드 동작을 제어하는 것을 특징으로 하는 버스트 랭스 제어 장치. 9. The method according to claim 7, wherein the read control unit controls the read operation in accordance with a first read signal in a first burst length mode corresponding to the burst end signal, and controls the read operation in accordance with a second read signal in a second burst length mode. And controls the read operation.
  10. 온더플라이모드시 버스트 정보를 포함하는 버스트랭스신호를 생성하고, 상기 버스트랭스신호에서 라이트 레이턴시가 제어된 라이트 제어신호를 출력하며, 라이트 리드 명령신호에 대응하여 상기 버스트랭스신호와 상기 라이트 제어신호 중 어느 하나를 선택하여 버스트종료신호로 출력하는 버스트 랭스 제어 장치;
    상기 버스트종료신호에 대응하여 오토 프리차지 동작을 제어하는 프리차지 제어부;
    상기 버스트종료신호에 대응하여 라이트 동작을 제어하는 라이트 제어부;
    상기 버스트종료신호에 대응하여 리드 동작을 제어하는 리드 제어부; 및
    상기 프리차지 제어부, 상기 라이트 제어부 및 상기 리드 제어부의 출력에 따라 선택된 버스트 랭스에 대응하여 동작하는 뱅크를 포함하는 것을 특징으로 하는 반도체 장치.
    In the on-the-fly mode, generates a burst length signal including burst information, outputs a write control signal whose write latency is controlled in the burst length signal, and outputs the burst length signal and the write control signal A burst length control device for selecting any one of the bursts and outputting the selected one as a burst end signal;
    A precharge control unit for controlling an auto precharge operation in response to the burst end signal;
    A write control unit for controlling a write operation in response to the burst end signal;
    A read control unit for controlling a read operation in response to the burst end signal; And
    And a bank which operates in accordance with the selected burst length in accordance with outputs of the precharge control section, the write control section, and the read control section.
  11. 제 10항에 있어서, 상기 버스트 랭스 제어 장치는
    명령 어드레스에 대응하여 버스트 랭스 정보를 포함하는 모드 레지스터 라이트 명령신호와 온더플라이 정보를 포함하는 버스트랭스 온더플라이신호를 출력하는 버스트랭스 입력부;
    상기 모드 레지스터 라이트 명령신호와 상기 버스트랭스 온더플라이신호에 따라 상기 버스트랭스신호를 출력하는 버스트 랭스 제어부;
    라이트 모드시 상기 버스트랭스신호를 라이트 레이턴시 시간만큼 제어하여 상기 라이트 제어신호를 출력하는 버스트 랭스 조정부;
    상기 라이트 리드 명령신호와 상기 버스트랭스 입력부로부터 인가되는 온더플라이신호에 대응하여 상기 버스트랭스신호 및 상기 라이트 제어신호 중 어느 하나를 선택하여 버스트랭스 제어신호를 출력하는 선택부; 및
    내부 라이트 명령신호와 내부 리드 명령신호에 따라 상기 버스트랭스 제어신호를 카운팅하여 선택된 버스트랭스에 대응하는 상기 버스트종료신호를 출력하는 버스트종료 카운터를 포함하는 것을 특징으로 하는 반도체 장치.
    11. The apparatus according to claim 10, wherein the burst length control device
    A burst length input section for outputting a burst length on-the-fly signal including a mode register write command signal including burst length information and on-the-fly information corresponding to an instruction address;
    A burst length control unit for outputting the burst length signal according to the mode register write command signal and the burst length on-fly signal;
    A burst length adjusting unit for controlling the burst length signal by a write latency time in a write mode and outputting the write control signal;
    A selector for selecting any one of the burst length signal and the write control signal in response to the write command signal and the on-the-fly signal applied from the burst length input unit to output a burst length control signal; And
    And a burst end counter for counting the burst length control signal according to an internal write command signal and an internal read command signal and outputting the burst end signal corresponding to the selected burst length.
  12. 제 11항에 있어서, 상기 버스트랭스 입력부는
    상기 명령 어드레스를 디코딩하여 상기 모드 레지스터 라이트 명령신호를 출력하는 명령 디코더; 및
    라이트 명령신호와 리드 명령신호 및 내부 명령 어드레스에 따라 상기 버스트랭스 온더플라이신호를 출력하는 온더플라이신호 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
    12. The apparatus of claim 11, wherein the burst length input unit
    A command decoder for decoding the command address and outputting the mode register write command signal; And
    And an on-die fly signal generator for outputting the burst-edge on-fly signal in accordance with a write command signal, a read command signal, and an internal command address.
  13. 제 11항에 있어서, 상기 버스트 랭스 조정부는
    라이트 동작시 상기 버스트랭스신호를 입력받아 라이트 레이턴시를 조정하는 레플리카 레이턴시 제어부; 및
    상기 레플리카 레이턴시 제어부의 출력을 해당하는 버스트 랭스 동안 카운팅하여 상기 라이트 제어신호를 출력하는 레플리카 버스트랭스 카운터를 포함하는 것을 특징으로 하는 반도체 장치.
    12. The apparatus of claim 11, wherein the burst length adjusting unit
    A replica latency control unit for receiving the burst length signal and adjusting a write latency during a write operation; And
    And a replica burst length counter for counting the output of the replica latency control unit during a corresponding burst length to output the write control signal.
  14. 제 11항에 있어서, 상기 선택부는
    상기 라이트 리드 명령신호가 제 1레벨인 경우 상기 온더플라이신호에 대응하여 상기 버스트랭스신호를 선택하고, 상기 라이트 리드 명령신호가 제 2레벨인 경우 상기 온더플라이신호에 대응하여 상기 라이트 제어신호를 선택하는 것을 특징으로 하는 반도체 장치.
    12. The apparatus of claim 11, wherein the selector
    When the write command signal is at the first level, the burst length signal is selected in accordance with the on-the-fly signal, and when the write command signal is at the second level, the write control signal is selected Wherein the semiconductor device is a semiconductor device.
  15. 제 11항에 있어서, 상기 선택부는 상기 라이트 모드시 상기 라이트 제어신호를 선택하고 리드 모드시 상기 버스트랭스신호를 선택하는 것을 특징으로 하는 반도체 장치. 12. The semiconductor device according to claim 11, wherein the selector selects the write control signal in the write mode and selects the burst length signal in the read mode.
  16. 제 11항에 있어서, 상기 버스트종료 카운터는
    상기 버스트랭스 제어신호가 제 1버스트 랭스 크기인 경우 동작하는 제 1그룹의 카운터;
    상기 버스트랭스 제어신호가 제 2버스트 랭스 크기인 경우 동작하는 제 2그룹의 카운터; 및
    상기 제 1그룹의 카운터 출력 또는 상기 제 2그룹의 카운터 출력 중 어느 하나를 선택하여 상기 버스트종료신호를 출력하는 버스트종료신호 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
    12. The method of claim 11, wherein the burst end counter
    A first group of counters operating when the burst length control signal is a first burst length magnitude;
    A second group of counters operating when the burst length control signal is a second burst length magnitude; And
    And a burst end signal generator for selecting either the counter output of the first group or the counter output of the second group to output the burst end signal.
  17. 제 10항에 있어서, 상기 라이트 제어부는 상기 버스트종료신호에 대응하여 제 1버스트랭스 모드일 경우 제 1라이트 신호에 따라 상기 라이트 동작을 제어하고, 제 2버스트랭스 모드일 경우 제 2라이트 신호에 따라 상기 라이트 동작을 제어하는 것을 특징으로 하는 반도체 장치. The apparatus according to claim 10, wherein the write control unit controls the write operation in accordance with a first write signal in a first burst length mode corresponding to the burst end signal, and controls the write operation according to a second write signal in a second burst length mode And controls the write operation.
  18. 제 10항에 있어서, 상기 리드 제어부는 상기 버스트종료신호에 대응하여 제 1버스트랭스 모드일 경우 제 1리드 신호에 따라 상기 리드 동작을 제어하고, 제 2버스트랭스 모드일 경우 제 2리드 신호에 따라 상기 리드 동작을 제어하는 것을 특징으로 하는 반도체 장치. 11. The method according to claim 10, wherein the read control unit controls the read operation in accordance with a first read signal in a first burst length mode corresponding to the burst end signal, and controls the read operation in accordance with a second read signal in a second burst length mode. And controls the read operation.
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