KR100665232B1 - 동기식 반도체 메모리 장치 - Google Patents

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KR100665232B1
KR100665232B1 KR1020050130012A KR20050130012A KR100665232B1 KR 100665232 B1 KR100665232 B1 KR 100665232B1 KR 1020050130012 A KR1020050130012 A KR 1020050130012A KR 20050130012 A KR20050130012 A KR 20050130012A KR 100665232 B1 KR100665232 B1 KR 100665232B1
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Abstract

동기식 반도체 메모리 장치를 제공한다. 동기식 반도체 메모리 장치는 외부 클럭 신호를 수신하여 데이터 출력 클럭 신호를 제공하는 클럭 동기 회로, 적어도 하나의 샘플링 클럭 신호에 응답하여 독출 신호를 저장하고, 데이터 출력 클럭 신호를 수신하여 순차적으로 다수의 클럭 제어 신호를 발생하고, 다수의 클럭 제어 신호에 동기된 다수의 트랜스퍼 클럭 신호를 발생하고, 독출 신호의 저장에 사용된 샘플링 클럭 신호와 관련된 트랜스퍼 클럭 신호에 응답하여 레이턴시 신호를 제공하는 레이턴시 회로, 다수의 클럭 제어 신호를 출력 지연 시간과 독출 명령 지연 시간의 합만큼 지연시키고, 다수의 지연된 클럭 제어 신호에 동기된 다수의 샘플링 클럭 신호를 발생시키는 레이턴시 제어 회로를 포함한다.
외부 클럭, 레이턴시, 독출 명령

Description

동기식 반도체 메모리 장치{Synchronous semiconductor memory device}
도 1은 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 블록도이다.
도 2a는 도 1의 클럭 제어 신호 발생부의 회로도이다.
도 2b는 도 2a의 타이밍 다이어그램이다.
도 3a는 도 1의 클럭 리플리커 회로의 블록도이다.
도 3b는 도 3a의 타이밍 다이어그램이다.
도 4a는 도 1의 샘플링 클럭 발생기의 회로도이다.
도 4b는 도 4a의 타이밍 다이어그램이다.
도 5a는 도 1의 레이턴시 회로의 블록도이다.
도 5b는 도 1의 레이턴시 회로의 상세한 회로도이다.
도 6은 도 1의 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의타이밍 다이어그램이다.
도 7은 본 발명의 다른 실시예에 따른 동기식 반도체 메모리 장치의 블록도이다.
도 8은 도 7의 클럭 인코더의 회로도이다.
도 9는 도 7의 클럭 디코더의 회로도이다.
(도면의 주요부분에 대한 부호의 설명)
10 : 동기식 반도체 메모리 장치 50 : 메모리 셀 어레이
110 : 클럭 동기 회로 120 : 내부 클럭 발생기
130 : 독출 명령 회로 140 : 모드 레지스터
200 : 레이턴시 제어 회로 220 : 클럭 리플리커 회로
240 : 샘플링 클럭 발생기 250 : 레이턴시 회로
300 : 데이터 출력 버퍼
본 발명은 동기식 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 레이턴시 제어가 개선된 동기식 반도체 메모리 장치에 관한 것이다.
동기식 반도체 메모리 장치는 외부 클럭 신호에 동기되어 데이터를 입출력한다. 동기식 반도체 메모리 장치의 외부 인터페이스가 외부 클럭 신호에 동기되어 이루어지므로, 컨트롤러(controller)가 독출 명령을 준 후 몇 번째 클럭 싸이클에서 유효한 데이터가 출력되어야 하는지를 미리 설정할 수 있다.
카스 레이턴시(CAS latency)는 독출 명령(read command) 또는 컬럼 어드레스가 동기식 반도체 메모리 장치에 인가된 시점부터 외부로 데이터가 출력되기까지의 시간을 외부 클럭 싸이클(tCC)의 배수로 표현한 것이다. 즉, 데이터는 독출 명령(독출 명령과 함께 인가되는 컬럼 어드레스)의 수신 후 CAS 레이턴시 만큼의 클럭 싸이클 후에 동기식 메모리 장치로부터 출력된다. 예를 들어, 카스 레이턴시가 5인 경우 독출 명령이 인가되는 외부 클럭 싸이클로부터 5 클럭 싸이클 후의 외부 클럭 싸이클에 맞추어 데이터가 외부로 출력되어야 한다.
그러므로, 동기식 반도체 메모리 장치는 독출 명령에 응답하여 내부적으로 데이터를 독출하여, 정해진 클럭 싸이클, 즉 설정된 카스 레이턴시에 대응하는 클럭 싸이클 후에 출력하여야 한다.
레이턴시 회로는 동기식 반도체 메모리 장치에서 정해진 클럭 싸이클 후에 출력될 수 있도록 제어하는 레이턴시 신호를 발생한다. 이러한 레이턴시 신호를 발생하기 위하여 레이턴시 회로 내부에서 사용되는 트랜스퍼 클럭 신호와 샘플링 클럭 신호가 있다. 트랜스퍼 클럭 신호는 외부 클럭 신호를 수신하여 가변 지연기(DLL)를 거친 데이터 출력 클럭 신호에 동기되어 발생하는 클럭이다. 그리고, 샘플링 클럭 신호는 외부 클럭 신호를 버퍼링한 클럭 신호로써 또다른 가변 지연기를 경유하여 발생시키는 클럭이다. 트랜스퍼 클럭 신호와 샘플링 클럭 신호 사이에는 상호 소정의 지연 시간차이로 유지되어야 하는 클럭이다. 그러나, 고주파로 동작하는 동기식 반도체 메모리 장치에서의 초기 가변 지연기의 동작은 안정되지 않을 수 있으므로, 각각의 가변 지연기를 경유한 트랜스퍼 클럭 신호와 샘플링 클럭 신호 사이의 소정 시간의 차이를 유지하기가 어렵다. 따라서, 동기식 반도체 메모리 장치의 오동작이 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 레이턴시 제어가 개선된 동기식 반 도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치를 제공한다. 동기식 반도체 메모리 장치는 동기식 반도체 메모리 장치를 제공한다. 동기식 반도체 메모리 장치는 외부 클럭 신호를 수신하여 데이터 출력 클럭 신호를 제공하는 클럭 동기 회로, 적어도 하나의 샘플링 클럭 신호에 응답하여 독출 신호를 저장하고, 데이터 출력 클럭 신호를 수신하여 순차적으로 다수의 클럭 제어 신호를 발생하고, 다수의 클럭 제어 신호에 동기된 다수의 트랜스퍼 클럭 신호를 발생하고, 독출 신호의 저장에 사용된 샘플링 클럭 신호와 관련된 트랜스퍼 클럭 신호에 응답하여 레이턴시 신호를 제공하는 레이턴시 회로, 다수의 클럭 제어 신호를 출력 지연 시간과 독출 명령 지연 시간의 합만큼 지연시키고, 다수의 지연된 클럭 제어 신호에 동기된 다수의 샘플링 클럭 신호를 발생시키는 레이턴시 제어 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 동기식 반도체 메모리 장치는 외부 클럭 신호를 수신하여 데이터 출력 클럭 신호를 제공하는 클럭 동기 회로, 적어도 하나의 샘플링 클럭 신호에 응답하여 독출 신호를 저장하고, 데이터 출력 클럭 신호를 수신하여 순차적으로 다수의 클럭 제어 신호를 발생 하고, 다수의 클럭 제어 신호에 동기된 다수의 트랜스퍼 클럭 신호를 발생하고, 독출 신호의 저장에 사용된 샘플링 클럭 신호와 관련된 트랜스퍼 클럭 신호에 응답하여 레이턴시 신호를 제공하는 레이턴시 회로, 외부 클럭 신호를 수신하여 내부 클럭 신호를 발생하는 내부 클럭 발생 회로, 다수의 클럭 제어 신호를 출력 지연 시간과 독출 명령 지연 시간의 합만큼 지연시켜 지연된 클럭 제어 신호를 제공하는 클럭 리플리커 회로, 내부 클럭 신호와 상기 지연된 클럭 제어 신호의 논리곱으로 샘플링 클럭 신호를 발생하는 샘플링 클럭 발생기를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또다른 실시예에 따른 동기식 반도체 메모리 장치는 외부 클럭 신호를 수신하여 데이터 출력 클럭 신호를 제공하는 클럭 동기 회로, 적어도 하나의 샘플링 클럭 신호에 응답하여 독출 신호를 저장하고, 데이터 출력 클럭 신호를 수신하여 순차적으로 다수의 클럭 제어 신호를 발생하고, 다수의 클럭 제어 신호에 동기된 다수의 트랜스퍼 클럭 신호를 발생하고, 독출 신호의 저장에 사용된 샘플링 클럭 신호와 관련된 트랜스퍼 클럭 신호에 응답하여 레이턴시 신호를 제공하는 레이턴시 회로, 외부 클럭 신호를 수신하여 내부 클럭 신호을 발생하는 내부 클럭 발생 회로, 다수의 클럭 제어 신호를 인코딩하여 인코딩 클럭 신호를 제공하는 클럭 인코더, 다수의 인코딩 클럭 신호를 출력 지연 시간과 독출 명령 지연 시간의 합만큼 지연시켜 지연된 인코딩 클럭 신호를 제공하는 클럭 리플리커 회로, 지연된 인코딩 신호를 디코딩하여 지연된 클럭 제어 신호를 제공하는 클럭 디코더, 내부 클럭 신호와 상기 지연된 클럭 제어 신호의 논리곱으로 샘플링 클럭 신호를 발생하는 샘플링 클럭 발생기를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 블록도이다.
본 발명의 일 실시예는 데이터 출력 클럭 신호에 동기된 클럭 제어 신호로 샘플링 클럭 신호를 발생시키는 동기식 반도체 메모리 장치이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치(100)는 클럭 동기 회로(110), 레이턴시 제어 회로(200), 레이턴시 회로(250) 및 데이터 출력 버퍼(300)를 포함한다.
데이터(DATA)는 메모리 셀 어레이(50)에 기입되고, 메모리 셀 어레이(50)로부터 독출되어 외부로 출력된다. 독출 명령(READ CMD)이 동기식 반도체 메모리 장치(10)에 제공되면, 데이터는 외부로부터 제공된 어드레스(ADDRESS)에 대응되는 메모리 셀 어레이(50)로부터 출력된다. 구체적으로, 어드레스 버퍼(56)는 외부의 어드레스를 수신하여 일시적으로 저장한다. 로우 디코더(52)는 어드레스 버퍼(56)에 저장된 어드레스를 수신하여 그 어드레스로부터 메모리 셀 어레이(50)의 로우 어드레스(row address)를 디코딩한다. 컬럼 디코더(54)는 어드레스 버퍼(56)에 저장된 어드레스를 수신하여, 그 어드레스로부터 메모리 셀 어레이(50)의 컬럼 어드레스(column address)를 디코딩한다. 메모리 셀 어레이(50)는 로우 및 컬럼 어드레스에 의해 지정된 메모리 셀의 데이터를 출력한다.
클럭 동기 회로(110)는 외부 클럭 신호(ECLK)에 응답하여 데이터 출력 클럭 신호(CLKDQ)를 발생한다. 외부 클럭 신호(ECLK)는 메모리 장치(10)의 대부분의 명령에 대한 기준이 되는 클럭 신호가 될 수 있으나, 이에 제한되는 것은 아니다. 또한, 클럭 동기 회로(110)로는 지연 동기 루프(delay locked loop, DLL) 회로를 예로 들었으나, 위상 동기 루프 회로(Phase Locked Loop; PLL), 동기 미러 지연 회로(Synchronous Mirror Delay; SMD) 등과 같이 클럭을 제공할 수 있는 수단이면 무엇이든 가능하다.
클럭 동기 회로(110)는 위상 검출기(112), 가변 지연기(114) 및 리플리커 회로(116)를 포함한다. 클럭 동기 회로(110)는 외부 클럭 신호(ECLK)에 비해서 위상이 앞서는(leading) 데이터 출력 클럭 신호(CLKDQ)를 발생한다.
위상 검출기(112)는 외부 클럭 신호(ECLK)와의 위상을 비교하여 위상차에 따라 가변 지연기(114)의 지연 시간을 조절한다. 가변 지연기(114)는 위상 검출기(112)의 제어에 따라 외부 클럭 신호(ECLK)를 소정 시간 지연하여 데이터 출력 클럭 신호(CLKDQ)를 발생한다. 리플리커 회로(116)는 데이터 출력 경로와 동일한 지연 시간을 갖도록 구성된 회로로서, 외부 클럭 신호(ECLK)에 비하여 데이터 출력 경로상에서의 지연시간 즉, 데이터 출력 시간(tSAC)만큼 앞서는 데이터 출력 클럭 신호(CLKDQ)를 발생한다. 데이터 출력 시간(tSAC)은 데이터 출력 버퍼(300)가 데이터를 출력하기까지 소요되는 시간이다. 따라서, 클럭 동기 회로(110)는 데이터 출력 버퍼(300)에서 출력되는 데이터(DOUT)가 외부 클럭 신호(ECLK)에 동기되도록 한다.
내부 클럭 발생기(120)는 외부 클럭 신호(ECLK)를 수신하여 내부 클럭 신호(PCLK)를 발생한다. 특히, 내부 클럭 신호(PCLK)는 외부 클럭 신호(ECLK)의 버퍼링된 신호이다. 그러므로, 내부 클럭 신호(PCLK)는 외부 클럭 신호(ECLK)와 동일한 주파수를 가지나, 외부 클럭 신호(ECLK)로부터 소정 시간 지연된다. 내부 클럭 신호(PCLK)의 스윙 레벨은 CMOS 레벨이다. 내부 클럭 신호(PCLK)는 메모리 장치(10) 내에서 데이터 감지 증폭기(미도시), 데이터 멀티플렉서(미도시) 등과 같이 주변 회로들을 제어하는데 사용될 수 있다.
독출 명령 회로(130)는 외부 클럭 신호(ECLK) 및 독출 명령(READ CMD)에 응답하여 독출 신호(COSRD)를 제공하게 된다. 도면에서는 표시하지 않았으나, 독출 명령 회로(130)는 독출 명령 버퍼를 포함할 수 있다. 독출 신호(COSRD)는 레이턴시 회로(200)에 제공된다.
모드 레지스터(140)는 동기식 반도체 메모리 장치(10)에 인가된 모드 레지스터 셋(mode register set) 명령(MRS CMD)을 저장한다. MRS 명령(MRS CMD)은 동기식 반도체 메모리 장치(10)의 모드를 나타낸다. 카스 레이턴시(CLi, i는 자연수)는 MRS 명령(MRS CMD)에 의해 결정된다. 여기서는 카스 레이턴시를 5로 예로 들었으 나, 이에 제한되는 것은 아니다.
본 발명의 일 실시예에서, 특히 레이턴시 제어 회로(200)는 다수의 클럭 제어 신호(M0~M3)를 수신하여 다수의 샘플링 클럭 신호(SCLK0~SCLK3)를 제공한다. 레이턴시 제어 회로(200)는 클럭 리플리커 회로(220)와 샘플링 클럭 발생기(240)를 포함한다. 여기서는 카스 레이턴시가 5인 경우를 예로 들어, 4개의 클럭 제어 신호(M0~M3)와 샘플링 클럭 신호(SCLK0~SCLK3)를 설명하나, 카스 레이턴시가 n인 경우는 n-1개의 클럭 제어 신호 및 샘플링 클럭 신호가 제공될 수 있다.
클럭 리플리커 회로(220)는 다수의 클럭 제어 신호(M0~M3)를 소정 시간 지연시켜 지연된 다수의 클럭 제어 신호(M0'~M3')를 제공하는 회로이다. 다수의 클럭 제어 신호(M0~M3)와 지연된 클럭 제어 신호(M0'~M3') 의 지연 시간 차이는, 데이터 출력 클럭 신호(CLKDQ)와 데이터 출력 버퍼(300)가 메모리 셀 어레이(50)로부터 수신된 데이터를 출력하는 데 걸리는 시간(tSAC)과 독출 명령 회로(130)가 독출 신호(COSRD)를 제공하는 데 걸리는 시간(tREAD)의 합과 실질적으로 동일한 시간이다. 즉, 다수의 지연된 클럭 제어 신호(M0'~M3')는 다수의 클럭 제어 신호(M0~M3)보다 데이터 출력 지연 시간(tSAC)과 독출 명령 지연 신호(tREAD)의 합만큼 지연된 신호일 수 있다. 이러한 클럭 리플리커 회로(220)의 구체적인 설명은 이후에 도면을 참조하여 구체적으로 후술한다.
샘플링 클럭 발생기(240)는 다수의 지연된 클럭 제어 신호(M0'~M3')에 동기되어 다수의 샘플링 클럭 신호(SCLK0~SCLK3)를 제공한다. 다수의 샘플링 클럭 신호(SCLK0~SCLK3)는 레이턴시 회로(250)에 제공되어, 독출 신호(COSRD)를 저장하는데 사용되는 신호이다. 샘플링 클럭 발생기(240)의 구체적인 설명은 이후에 도면을 참조하여 구체적으로 후술한다.
레이턴시 회로(250)는 적어도 하나의 샘플링 클럭 신호에 응답하여 독출 신호를 저장하고, 데이터 출력 클럭 신호(CLKDQ)를 수신하여 순차적으로 다수의 클럭 제어 신호(M0~M3)를 발생하고, 다수의 클럭 제어 신호(M0~M3)에 동기된 다수의 트랜스퍼 클럭 신호(TCLK0~TCLK3)를 발생하고, 독출 신호(COSRD)의 저장에 사용된 샘플링 클럭 신호(SCLK0~SCLK3)와 관련된 트랜스퍼 클럭 신호(TCLK0~TCLK3)에 응답하여 레이턴시 신호(LATENCY)를 제공한다. 레이턴시 회로(250)는 클럭 제어 신호 발생부(260), 독출 신호 저장부(270), 스위칭부(280)를 포함한다. 레이턴시 회로(250)의 구체적인 설명은 도면과 함께 후술하기로 한다.
데이터 출력 버퍼(300)는 메모리 셀 어레이(50)로부터 출력되는 데이터를 수신하고, 수신된 데이터를 레이턴시 회로(250)에서 출력되는 레이턴시 신호(LATENCY)와 클럭 동기 회로(110)로부터 출력되는 데이터 출력 클럭 신호(CLKDQ)에 응답하여 출력한다. 구체적으로, 동기식 반도체 메모리 장치(10)의 데이터 출력 버퍼(300)는 레이턴시 신호(LATENCY)가 인에이블되어 있을 때에만, 데이터 출력 클럭 신호(CLKDQ)에 트리거(trigger)되어 데이터를 출력한다.
본 발명의 일 실시예는 데이터 출력 클럭으로 샘플링 클럭 신호를 발생시키는 동기식 반도체 메모리 장치이다. 다음은 데이터 출력 클럭에서 클럭 제어 신호를 제공하고, 클럭 제어 신호로부터 지연된 클럭 제어 신호를 제공하고, 지연된 클럭 제어 신호에 동기되는 샘플링 클럭 신호를 제공하는 단계를 차례로 설명하기로 한다.
도 2a 및 2b를 참조하여 데이터 출력 클럭 신호(CLKDQ)에서 다수의 클럭 제어 신호(M0~M3)를 제공하는 단계를 설명한다. 도 2a는 클럭 제어 신호 발생부(260)의 회로도이다. 도 2b는 도 2a의 타이밍 다이어그램이다.
우선 도 2a를 참조하여, 클럭 제어 신호 발생부(260)는 데이터 출력 클럭 신호(CLKDQ)를 수신하여 다수의 클럭 제어 신호(M0~M3)를 제공한다. 카스 레이턴시 5일 경우 카스 레이턴시 보다 하나 적은 싸이클 수 만큼의 플립 플롭으로 구성되므로 클럭 발생기(260)는 제 1 내지 제 4 D 플립 플롭(261, 262, 263, 264)을 포함한다. 구체적으로, 제 1 D 플립 플롭(261)의 출력 Q는 제 2 D 플립 플롭(262)의 입력에 연결된다. 제 2 D 플립 플롭(262)의 출력 Q는 제 3 D 플립 플롭(263)의 입력에 연결된다. 이렇게 차례로 연결되며 마지막 제 4 D 플립 플롭(264)의 출력 Q는 다시 제 1 D 플립 플롭(261)의 입력에 연결된다. 제 1 내지 제 4 D 플립 플롭(261, 262, 263, 264)의 클럭 단자로는 데이터 출력 클럭 신호(CLKDQ)의 반전 신호가 입력된다. 그리고, 제 1 내지 제 4 D 플립 플롭(261, 262, 263, 264) 각각의 출력 Q의 신호가 클럭 제어 신호(M0~M3)가 된다.
도 2b를 참조하여 동작을 설명하면, 시간 t1 이전에서 제 1 내지 제 4 D 플립 플롭(261, 262, 263, 264)은 각각 1(SET), 0(RESET), 0(RESET), 0(RESET)으로 설정된다.
이어서, 제 1 내지 제 4 D 플립 플롭(261, 262, 263, 264)는 데이터 출력 클럭 신호(CLKDQ)의 반전 신호에 동기되어 동작하므로, 데이터 출력 클럭 신호 (CLKDQ)의 매 하강 에지(falling edge)에서 제 1 내지 제 4 D 플립 플롭(261, 262, 263, 264)의 입력(D)이 출력(Q)로 출력된다. 따라서, 제 1 내지 제 4 D 플립 플롭(261, 262, 263, 264)의 출력값은 도 2b의 시간 t2, t3, t4에서와 같이 초기치 '1000'으로 부터 '0100', '0010', '0001'과 같은 순으로 순차적으로 쉬프트(shift)된다. 그러므로 순차적인 클럭 제어 신호(M0~M3)가 발생된다.
데이터 출력 클럭 신호(CLKDQ)에 응답하여 제 1 클럭 제어 신호(M0)가 인에이블 된다. 카스 레이턴시 5일 경우 카스 레이턴시 보다 하나 적은 싸이클 수만큼의 플립 플롭으로 구성되므로 그에 따라 데이터 출력 클럭 신호(CLKDQ)의 4 싸이클마다 클럭 제어 신호(M0~M3)가 순차적으로 발생된다.
도 3a는 클럭 리플리커 회로(220)의 블록도이다. 도 3을 참조하여, 클럭 제어 신호(M0~M3)로부터 지연된 클럭 제어 신호(M0'~M3')를 발생하는 단계를 설명하기로 한다.
클럭 리플리커 회로(220)는 출력 지연 리플리커 회로(221)와 독출 지연 리플리커 회로(222)를 포함한다.
출력 지연 리플리커 회로(221)는 다수의 클럭 제어 신호(M0~M3)를 수신하여 데이터가 출력 버퍼를 경유하는 시간(tSAC)만큼을 지연시켜 독출 지연 리플리커 회로(222)에 제공한다.
독출 지연 리플리커 회로(222)는 출력 지연 리플리커 회로(221)에서 제공된 신호를 수신하여 독출 명령이 전달되는 시간(tREAD)만큼 지연시켜주는 리플리커 회로이다.
클럭 제어 신호(M0~M3)가 클럭 리플리커 회로(220)를 경유하여 지연된 클럭 제어 신호(M0'~M3')를 제공한다. 그러므로, 지연된 클럭 제어 신호(M0'~M3')는 클럭 제어 신호(M0~M3)보다 출력 지연 시간과 독출 명령 지연 시간의 합(tSAC+tREAD)만큼 지연된 신호가 된다. 즉, 도 3b에서와 같이, 순차적으로 발생된 다수의 클럭 제어 신호(M0~M3)와 소정 지연 시간, 구체적으로 출력 지연 시간과 독출 명령 지연 시간의 합(tSAC+tREAD)을 두고 다수의 지연된 클럭 제어 신호(M0'~M3')가 발생됨을 알 수 있다.
도 4a는 샘플링 클럭 신호 발생기(240)의 회로도이다. 도 4b는 도 4a의 타이밍 다이어그램이다. 도 4a 및 4b를 참조하여, 다수의 지연된 클럭 제어 신호(M0'~M3')를 수신하여 다수의 샘플링 클럭 신호(SCLK0~SCLK3)를 제공하는 것을 설명하기로 한다.
다수의 논리곱 연산자(A1~A4)는 내부 클럭 신호(PCLK)와 지연된 클럭 제어 신호(M0'~M3')를 수신하여 다수의 샘플링 클럭 신호(SCLK0~SCLK3)을 발생한다. 즉, 도 4b의 t1, t2, t3, t4에서와 같이, 다수의 샘플링 클럭 신호(SCLK0~SCLK3)는 다수의 지연된 클럭 제어 신호(M0'~M3')를 내부 클럭 신호(PCLK)에 동기되어 순차적으로 샘플링 하는 신호가 된다.
도 5a는 레이턴시 회로(250)의 블록도이고, 도 5b는 레이턴시 회로(250)의 상세한 회로도이다. 도 5a 및 5b를 참조하여, 다수의 샘플링 클럭 신호(SCLK0~SCLK3), 다수의 트랜스퍼 클럭 신호(TCLK0~TCLK3), 독출 신호(COSRD)로써 레이턴시 신호(LATENCY)를 제공하는 것을 설명하기로 한다.
상술한 바와 같이, 레이턴시 회로(250)는 클럭 제어 신호 발생부(260), 독출 신호 저장부(270), 스위칭부(280)를 포함한다.
클럭 제어 신호 발생부(260)는 데이터 출력 클럭 신호(CLKDQ)에 동기되어 순차적으로 다수의 클럭 제어 신호(M0~M3)를 발생한다. 클럭 제어 신호 발생부(260)는 다수의 논리곱 연산자(265, 266, 267, 268)를 더 포함한다. 다수의 논리곱 연산자(265, 266, 267, 268)는 데이터 출력 클럭 신호(CLKDQ)와 각 플립 플롭의 출력인 다수의 클럭 제어 신호(M0~M3)를 수신하여 다수의 트랜스퍼 클럭 신호(TCLK0~TCLK3)를 발생한다. 다수의 트랜스퍼 클럭 신호(TCLK0~TCLK3)는 다수의 클럭 제어 신호(M0~M3)와 데이터 출력 클럭 신호(CLKDQ)의 논리곱으로 발생되어 다수의 클럭 제어 신호(M0~M3)가 하이 레벨인 동안의 데이터 출력 클럭 신호(CLKDQ)의 펄스를 다수의 트랜스퍼 클럭 신호(TCLK0~TCLK3)로 발생시킨다. 여기서, 데이터 출력 클럭 신호(CLKDQ)와 다수의 트랜스퍼 클럭 신호(TCLK0~TCLK3)는 동일 위상을 가지는 신호가 된다.
독출 신호 저장부(270)는 독출 신호(COSRD)와 샘플링 클럭 신호(SCLK0~SCLK3)를 수신하여, 적어도 하나의 샘플링 클럭 신호(SCLK0~SCLK3)에 응답하며 독출 신호를 저장하여 다수의 래치 신호(L0~L3)를 발생시킨다. 독출 신호 저장부(270)는 다수의 플립 플롭(271, 272, 273, 274)을 포함한다. 다수의 플립 플롭(271, 272, 273, 274)은 병렬로 연결되어 다수의 샘플링 클럭 신호(SCLK0~SCLK3)가 각 플립 플롭(271, 272, 273, 274)의 클럭 단자로 수신되고, 독출 신호(COSRD)는 각 입력(D)에 제공된다. 그리고, 다수의 샘플링 클럭 신호(SCLK0~SCLK3)에 응답하 여 독출 신호(COSRD)를 다수의 래치 신호(L0~L3)로 저장한다. 독출 신호 저장부(270)는 다수의 샘플링 클럭 신호(SCLK0~SCLK3)가 하이 레벨인 동안에 독출 신호(COSRD)를 제 1 내지 제 4 래치 신호(L0~L3)로 저장한다.
스위칭부(280)는 다수의 래치 신호(L0~L3)를 트랜스퍼 클럭 신호(TCLK0~TCLK3)에 응답하여 레이턴시 신호(LATENCY)를 제공한다. 다수의 스위치(SW0~SW3)가 다수의 래치 신호(L0~L3)와 다수의 트랜스퍼 클럭 신호(TCLK0~TCLK3)를 각각 수신하여 다수의 래치 신호(L0~L3)를 래치부(281)에 제공한다. 여기서는 스위치(SW0~SW3)로 3상 인버터를 사용하였으나 이에 제한되는 것은 아니다.
각 스위치(SW0~SW3)의 동작은 다음과 같다. 각 트랜스퍼 클럭 신호(TCLK0~TCLK3)가 하이 레벨이 되면 턴온되어 각 스위치(SW0~SW3)에 연결된 각 래치 신호(L0~L3)를 전달하게 된다. 래치부(281)는 이 스위치(SW0~SW3)를 통해 전달되는 데이터를 레이턴시 신호(LATENCY)로서 래치한다.
여기서, 레이턴시 회로(250)는 모드 레지스터(도 1의 140)에서 제공된 카스 레이턴시(CLi)에 따라, 서로 다른 다수의 레이턴시 신호(LATENCY)를 제공할 수 있다. 즉, 카스 레이턴시(CLi)가 크면 독출 신호(COSRD)에 비해 지연 시간이 긴 레이턴시 신호(LATENCY)를 제공하게 되고, 카스 레이턴시(CLi)가 작으면 독출 신호(COSRD)에 비해 지연 시간이 짧은 레이턴시 신호(LATENCY)를 제공하게 된다.
도 6은 본 발명의 일 실시예에 따른 타이밍 다이어그램이다. 이하에서 도 1 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 동작에 대하여 설명하기로 한다. 외부 클럭 신호(ECLK), 데이터 출력 클럭 신호 (CLKDQ), 내부 클럭 신호(PCLK)는 서로간의 관계에 대한 이해를 돕기 위해 0,1,2,3 등의 라벨이 붙여진다.
시간 t1에서 외부 클럭 신호(ECLK)보다 앞선 위상의 데이터 출력 클럭 신호(CLKDQ)가 발생한다. 데이터 출력 클럭 신호(CLKDQ)는 외부 클럭 신호(ECLK)보다 tSAC 시간만큼 앞선다. 여기서, tSAC은 데이터 출력 버퍼가 메모리 셀 어레이(50)로부터 수신된 데이터를 출력하는 데 걸리는 시간을 의미한다.
내부 클럭 신호(PCLK)는 외부 클럭 신호(ECLK)를 버퍼링하여 발생된다. 따라서, 외부 클럭 신호(ECLK)보다 소정 지연된 신호일 수 있다.
그리고, 다수의 클럭 제어 신호(M0~M3)는 클럭 제어 신호 발생부(260)에서 제공된다. 시간 t2, t3, t4에서와 같이 다수의 클럭 제어 신호(M0~M3)는 데이터 출력 클럭 신호(CLKDQ)에 동기되어 순차적으로 발생된다.
그리고, 다수의 클럭 제어 신호(M0~M3)가 클럭 리플리커 회로(220)에서 소정 시간 지연되어 다수의 지연된 클럭 제어 신호(M0'~M3')가 발생된다. 다수의 지연된 클럭 제어 신호(M0'~M3')는 다수의 클럭 제어 신호(M0~M3)보다 소정 시간, 구체적으로 출력 지연 시간과 독출 명령 지연 시간의 합(tSAC + tREAD)만큼의 차이를 가지고 지연된다. 이런 지연시간을 동기화시켜주는 것이, 샘플링 클럭 신호(SCLK0~SCLK3)와 트랜스퍼 클럭 신호(TCLK0~TCLK3)와의 적절한 타이밍 관계를 유지시킬 수 있다.
한편, 다수의 트랜스퍼 클럭 신호(TCLK0~TCLK3)가 다수의 클럭 제어 신호(M0~M3)와 데이터 출력 클럭 신호(CLKDQ)에 동기되어 발생된다. 다수의 트랜스퍼 클럭 신호(TCLK0~TCLK3)는 레이턴시 회로(250)에서 다수의 클럭 제어 신호(M0~M3)와 데이터 출력 클럭 신호(CLKDQ)와의 논리곱으로 발생됨으로써, 각 트랜스퍼 클럭 신호(TCLK0~TCLK3)는 데이터 출력 클럭 신호(CLKDQ)에 동기되고 데이터 출력 클럭 신호(CLKDQ)의 4배의 주기를 가지는 신호가 되어 시간 t1부터 순차적으로 발생된다.
샘플링 클럭 신호 발생기(240)에서 다수의 지연된 클럭 제어 신호(M0'~M3')와 내부 클럭 신호(PCLK)의 논리곱으로 다수의 샘플링 클럭 신호(SCLK0~SCLK3)가 순차적으로 발생된다. 따라서, 다수의 샘플링 클럭 신호(SCLK0~SCLK3)가 내부 클럭 신호(PCLK)의 두번째 펄스(2)부터 동기되어 순차적으로 발생된다.
독출 명령(READ CMD)이 외부 클럭 신호(ECLK)에 동기되어 입력되면, 독출 명령(READ CMD)의 입력 시점으로부터 'tREAD' 후에 독출 신호(COSRD)가 내부적으로 인에이블 된다. 설명의 편의상, 독출 명령(READ CMD)이 입력되는 외부 클럭 신호(ECLK)의 싸이클을 세번째 펄스(3)라 한다. 독출 신호(COSRD)는 외부 클럭 신호(ECLK)의 2 싸이클 동안 활성화된다고 가정한다.
독출 신호(COSRD)는 제 1 내지 제 4 샘플링 클럭 신호(SCLK0~SCLK3)이 하이 레벨인 동안에 제 1 내지 제 4 래치 신호(L0~L3)에 의해 저장된다. 여기서는, 제 2 및 제 3 샘플링 클럭 신호(SCLK1, SCLK2)의 하이레벨 구간동안 독출 신호(COSRD)가 하이 레벨이므로, 제 2 및 제 3 래치 신호(L1, L2)가 하이 레벨을 유지한다. 이러한 제 2 및 제 3 래치 신호(L1, L2)는 각각 제 2 및 제 3 샘플링 클럭 신호(SCLK1, SCLK2)에 의한 다음 래치 시점까지는 이전 데이터를 유지하므로, 약 4 클럭 싸이클 동안 하이 레벨의 독출 신호(COSRD)를 각각 래치하게 된다.
제 1 내지 제 4 래치 신호(L0~L3)는 각각 트랜스퍼 클럭 신호(TCLK0~TCLK3)에 응답하여 레이턴시 신호(LATENCY)를 발생시킨다. 각각의 트랜스퍼 클럭 신호(TCLK0~TCLK3)는 해당 래치 신호(L0~L3)를 전달시킨다. 따라서, 활성화된 제 1 트랜스퍼 클럭 신호(TCLK0)는 로우의 제 1 래치 신호(L0)의 값을, 활성화된 제 2 트랜스퍼 클럭 신호(TCLK1)는 제 2 래치 신호(L1)의 값을 전달한다. 이러한 방식으로, 레이턴시 신호(LATENCY)는 제 2 및 3 트랜스퍼 클럭 신호(TCLK1, TCLK2)가 전달하는 하이의 제 2 및 3의 래치 신호(L1, L2)에 의하여 발생된다.
레이턴시 신호(LATENCY)가 인에이블되었으므로, 데이터 출력 버퍼(300)는 데이터 출력 클럭 신호(CLKDQ)에 응답하여 첫번째 데이터(D1)가 출력하게 된다. 카스 레이턴시가 5이므로, 외부 클럭 신호(ECLK)의 펄스 3에서 독출 명령(READ CMD)이 입력되고 외부 클럭 신호(ECLK)가 5 싸이클 후인 펄스 8에서 첫번째 데이터(D1)가 출력되고 있음을 알 수 있다. 즉, 레이턴시 신호(LATENCY)가 활성화되고나서 데이터 출력 클럭 신호(CLKDQ)의 상승 에지(rising edge)에 동기되어 출력된다.
본 발명의 일 실시예에서는, 카스 레이턴시 5로 동작되도록 설정된 경우이다. 외부 클럭 신호(ECLK)의 3번째 클럭에 독출 명령(READ CMD)이 입력되었으므로, 외부 클럭 신호(ECLK)의 8번째 클럭에 데이터가 독출되어야 할것이다. 그러기 위해서는, 출력 데이터의 기준이 되는 데이터 출력 클럭 신호(CLKDQ)의 8번째 싸이클에서 레이턴시 신호(LATENCY)가 하이 레벨이 되어야 한다. 그러나, 데이터 출력 클럭 신호(CLKDQ)의 8번째 싸이클에 정확히 동기되어 레이턴시 신호(LATENCY)가 활성화 되면 오동작을 유발할 수 있을것이다. 따라서, 데이터 출력 클럭 신호(CLKDQ)의 8번째 싸이클보다는 소정 시간 먼저 활성화 되어야 안정된 동작을 하므로, 데이터 출력 클럭 신호(CLKDQ)의 7번째 싸이클보다 소정 지연되고 8번째 싸이클보다는 소정 빠른 타이밍에 레이턴시 신호(LATENCY)를 활성화 시켜야 한다.
이를 구현하기 위하여, 독출 신호(COSRD)가 생성되는 지연시간(tREAD)과 데이터가 독출되기까지 데이터 버퍼를 경유하는 지연시간의 합과 실질적으로 동일한 지연시간을 가지는 샘플링 클럭 신호(SCLK)를 이용하게 된다. 종래에는 이런 샘플링 클럭 신호(SCLK)를 위하여 가변 지연기를 경유하여 발생하였으나, 본 발명의 일 실시예에서는 가변 지연기를 사용하는 대신, 클럭 제어 신호를 클럭 리플리커 회로를 경유하게 하여 샘플링 클럭 신호를 발생하였다.
이러한 샘플링 클럭 신호(SCLK)는 독출 신호(COSRD)를 래치하여 저장하고 있다가, 래치된 독출 신호(COSRD)를 원하는 데이터 출력 클럭 신호(CLKDQ)에 맞추어 레이턴시 신호(LATENCY) 신호를 발생한다. 또한, 다수의 샘플링 클럭 신호(SCLK0~SCLK3)와 다수의 트랜스퍼 클럭 신호(TCLK0~TCLK3)가 결국은 데이터 출력 클럭 신호(CLKDQ)에 동기되어 제공되는 신호이므로, 각각의 가변 지연기를 사용하여 신호를 제공할때보다, 샘플링 클럭 신호(SCLK)와 트랜스퍼 클럭 신호(TCLK)의 관계가 안정적이다. 즉, 가변 지연기의 특성상 초기의 동작은 안정화되지 않음으로써, 초기 발생되는 클럭 신호가 불안정할 수 있다. 또한 이런 각각의 가변 지연기를 사용하는 신호를 서로 동기시키는 것에도 적절한 타이밍 관계를 유지하는 것이 어렵다.
본 발명의 일 실시예에서는, 데이터 출력 클럭 신호에 동기되는 클럭 제어 신호로써 샘플링 클럭 신호를 발생함으로써, 레이턴시 제어가 개선된 동기식 반도체 메모리 장치를 제공할 수 있다.
도 7은 본 발명의 다른 실시예의 동기식 반도체 메모리 장치의 블록도이다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 7을 참조하면, 동기식 반도체 메모리 장치(11)는 레이턴시 제어 회로(201)에 클럭 인코더(210)과 클럭 디코더(230)를 더 포함한다. 클럭 인코더(210)는 다수의 클럭 제어 신호(M0~M3)를 수신하여 인코딩하여 인코딩 신호(S0, S1)를 발생한다. 클럭 리플리커 회로(220)는 인코딩 신호(S0, S1)를 수신하여 소정시간(tREAD + tSAC) 지연시켜 지연된 인코딩 신호(S0', S1')를 제공한다. 클럭 디코더(230)는 수신한 지연된 인코딩 신호(S0', S1')를 디코딩하여 다수의 지연된 클럭 제어 신호(M0'~M3')를 제공한다.
이는 클럭 제어 신호(M0~M3)로 샘플링 클럭 신호(SCLK0~SCLK3)를 발생하는 과정의 내부 신호를 간략화하기 위한 다른 실시예이다. 신호를 간략화하기 위하여 클럭 인코더(210) 및 클럭 디코더(230)를 사용하였으나, 샘플링 클럭 신호(SCLK0~SCLK3)는 트랜스퍼 클럭 신호(TCLK0~TCLK3), 또는 데이터 출력 클럭 신호(CLKDQ)보다 소정 시간 지연되어야 하는 신호이다. 따라서, 인코딩 신호(S0, S1)가 클럭 리플리커 회로(220)를 경유하게 된다. 결국, 클럭 인코더(210) 및 클럭 디코더(230)를 경유한 지연된 클럭 제어 신호(M0'~M3')는 데이터 출력 클럭 신호 (CLKDQ)보다 소정 시간 지연된 샘플링 클럭 신호(SCLK0~SCLK3)를 제공할 수 있다.
도 8은 클럭 인코더(210)의 상세 회로도이다. 클럭 인코더(210)는 다수의 클럭 제어 신호(M0~M3)를 수신하여 인코딩하여 인코딩 신호(S0, S1)를 발생하는 회로이다. 제 1 노어 게이트(NOR1)는 제 2 클럭 제어 신호(M1)와 제 4 클럭 제어 신호(M3)를 수신하여 제 1 인버터(INV1)에 의해 제 1 인코딩 신호(S0)를 제공한다. 그리고, 제 2 노어 게이트(NOR2)는 제 3 클럭 제어 신호(M2)와 제 4 클럭 제어 신호(M3)를 수신하여 제 2 인버터(INV2)에 의해 제 2 인코딩 신호(S1)를 제공한다.
도 9는 클럭 디코더(230)의 상세 회로도이다. 클럭 디코더(230)는 2개의 입력을 수신하여 4개의 출력을 제공하도록 하는 회로이다. 도 8에서 제공되는 제 1 및 제 2 디코딩 신호(S0, S1)을 소정 시간(tSAC+tREAD) 지연시킨 지연된 인코딩 신호(S0', S1')를 수신하여 다수의 지연된 클럭 제어 신호(M0'~M3')를 제공한다.
클럭 디코더(230)의 회로는 일반적인 디코더 회로로서, 지연된 인코딩 신호(S0', S1')를 '00', '01', '10', '11'의 수신 신호를 만들어주는 인버터(231, 232)가 있다. 각 난드 게이트(ND1~ND4)는 지연된 인코딩 신호(S0', S1')의 논리 레벨을 수신하여 4개의 지연된 클럭 제어 신호(M0'~M3')를 제공할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 동기식 반도체 메모리 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 별도의 가변 지연기 회로를 사용하지 않고 데이터 출력 클럭 신호에 동기되는 샘플링 클럭 신호를 발생시킬 수 있다.
둘째, 샘플링 클럭 신호가 데이터 출력 클럭 신호에 동기됨으로써 데이터 출력 클럭에 응답하는 트랜스퍼 클럭과의 관계가 안정적이다.
셋째, 샘플링 클럭 신호와 트랜스퍼 클럭 신호의 관계가 안정적이므로, 회로 동작이 안정적일 수 있다.

Claims (14)

  1. 외부 클럭 신호를 수신하여 데이터 출력 클럭 신호를 제공하는 클럭 동기 회로;
    적어도 하나의 샘플링 클럭 신호에 응답하여 독출 신호를 저장하고, 상기 데이터 출력 클럭 신호를 수신하여 순차적으로 다수의 클럭 제어 신호를 발생하고, 상기 다수의 클럭 제어 신호에 동기된 다수의 트랜스퍼 클럭 신호를 발생하고, 상기 독출 신호의 저장에 사용된 샘플링 클럭 신호와 관련된 트랜스퍼 클럭 신호에 응답하여 레이턴시 신호를 제공하는 레이턴시 회로; 및
    상기 다수의 클럭 제어 신호를 출력 지연 시간과 독출 명령 지연 시간의 합만큼 지연시키고, 상기 다수의 지연된 클럭 제어 신호에 동기된 다수의 샘플링 클럭 신호를 발생시키는 레이턴시 제어 회로를 포함하는 동기식 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 레이턴시 회로는 다수의 플립 플롭이 병렬로 연결되고, 각 플립 플롭이 다수의 클럭 제어 신호 중 하나씩을 발생하는 시프트 레지스터를 포함하는 동기식 반도체 메모리 장치.
  3. 제 1항에 있어서,
    외부 클럭 신호를 수신하여 내부 클럭 신호를 발생하는 내부 클럭 발생 회로 를 더 포함하고, 상기 각 샘플링 클럭 신호는 상기 각 지연된 클럭 제어 신호와 상기 내부 클럭 신호의 논리곱으로 발생된 동기식 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 각 트랜스퍼 클럭 신호는 상기 각 클럭 제어 신호와 상기 데이터 출력 클럭 신호의 논리곱으로 발생된 동기식 반도체 메모리 장치.
  5. 외부 클럭 신호를 수신하여 데이터 출력 클럭 신호를 제공하는 클럭 동기 회로;
    적어도 하나의 샘플링 클럭 신호에 응답하여 독출 신호를 저장하고, 상기 데이터 출력 클럭 신호를 수신하여 순차적으로 다수의 클럭 제어 신호를 발생하고, 상기 다수의 클럭 제어 신호에 동기된 다수의 트랜스퍼 클럭 신호를 발생하고, 상기 독출 신호의 저장에 사용된 샘플링 클럭 신호와 관련된 트랜스퍼 클럭 신호에 응답하여 레이턴시 신호를 제공하는 레이턴시 회로;
    상기 외부 클럭 신호를 수신하여 내부 클럭 신호을 발생하는 내부 클럭 발생 회로;
    상기 다수의 클럭 제어 신호를 출력 지연 시간과 독출 명령 지연 시간의 합만큼 지연시켜 지연된 클럭 제어 신호를 제공하는 클럭 리플리커 회로; 및
    상기 내부 클럭 신호와 상기 지연된 클럭 제어 신호의 논리곱으로 샘플링 클럭 신호를 발생하는 샘플링 클럭 발생기를 포함하는 동기식 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 레이턴시 회로는 병렬로 연결된 다수의 플립 플롭으로, 각 플립 플롭이 각 샘플링 클럭 신호를 제공받아 상기 독출 신호를 래치하는 다수의 플립 플롭을 포함하는 동기식 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 다수의 플립 플롭의 개수는 카스 레이턴시보다 하나 적은 동기식 반도체 메모리 장치.
  8. 제 5항에 있어서,
    상기 레이턴시 회로는 다수의 플립 플롭이 병렬로 연결되고, 각 플립 플롭이 상기 데이터 클럭 제어 신호를 수신하여 다수의 클럭 제어 신호 중 하나씩을 발생하는 시프트 레지스터와, 상기 각 클럭 제어 신호와 상기 데이터 클럭 제어 신호를 논리곱하여 상기 트랜스퍼 클럭 신호를 출력하는 다수의 논리곱 연산자를 포함하는 동기식 반도체 메모리 장치.
  9. 제 5항에 있어서,
    상기 레이턴시 회로는 다수의 스위치로, 각 스위치는 상기 독출 신호의 저장에 사용된 각 샘플링 클럭 신호와 관련된 각 트랜스퍼 클럭 신호에 응답하여 상기 저장된 독출 신호를 상기 레이턴시 신호로 제공하는 다수의 스위치를 포함하는 동기식 반도체 메모리 장치.
  10. 외부 클럭 신호를 수신하여 데이터 출력 클럭 신호를 제공하는 클럭 동기 회로;
    적어도 하나의 샘플링 클럭 신호에 응답하여 독출 신호를 저장하고, 상기 데이터 출력 클럭 신호를 수신하여 순차적으로 다수의 클럭 제어 신호를 발생하고, 상기 다수의 클럭 제어 신호에 동기된 다수의 트랜스퍼 클럭 신호를 발생하고, 상기 독출 신호의 저장에 사용된 샘플링 클럭 신호와 관련된 트랜스퍼 클럭 신호에 응답하여 레이턴시 신호를 제공하는 레이턴시 회로;
    상기 외부 클럭 신호를 수신하여 내부 클럭 신호을 발생하는 내부 클럭 발생 회로;
    상기 다수의 클럭 제어 신호를 인코딩하여 인코딩 클럭 신호를 제공하는 클럭 인코더;
    상기 다수의 인코딩 클럭 신호를 출력 지연 시간과 독출 명령 지연 시간의 합만큼 지연시켜 지연된 인코딩 클럭 신호를 제공하는 클럭 리플리커 회로;
    상기 지연된 인코딩 신호를 디코딩하여 지연된 클럭 제어 신호를 제공하는 클럭 디코더; 및
    상기 내부 클럭 신호와 상기 지연된 클럭 제어 신호의 논리곱으로 샘플링 클럭 신호를 발생하는 샘플링 클럭 발생기를 포함하는 동기식 반도체 메모리 장치.
  11. 제 10항에 있어서,
    상기 레이턴시 회로는 병렬로 연결된 다수의 플립 플롭으로, 각 플립 플롭이 각 샘플링 클럭 신호를 제공받아 상기 독출 신호를 래치하는 다수의 플립 플롭을 포함하는 동기식 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 다수의 플립 플롭의 개수는 카스 레이턴시보다 하나 적은 동기식 반도체 메모리 장치.
  13. 제 10항에 있어서,
    상기 레이턴시 회로는 다수의 플립 플롭이 병렬로 연결되고, 각 플립 플롭이 상기 데이터 클럭 제어 신호를 수신하여 다수의 클럭 제어 신호 중 하나씩을 발생하는 시프트 레지스터와, 상기 각 클럭 제어 신호와 상기 데이터 클럭 제어 신호를 논리곱하여 상기 트랜스퍼 클럭 신호를 출력하는 다수의 논리곱 연산자를 포함하는 동기식 반도체 메모리 장치.
  14. 제 10항에 있어서,
    상기 레이턴시 회로는 다수의 스위치로, 각 스위치는 상기 독출 신호의 저장에 사용된 각 샘플링 클럭 신호와 관련된 각 트랜스퍼 클럭 신호에 응답하여 상기 저장된 독출 신호를 상기 레이턴시 신호로 제공하는 다수의 스위치를 포함하는 동기식 반도체 메모리 장치.
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