KR20070098038A - 데이터 출력 인에이블 신호 제어 회로 - Google Patents

데이터 출력 인에이블 신호 제어 회로

Info

Publication number
KR20070098038A
KR20070098038A KR1020060029183A KR20060029183A KR20070098038A KR 20070098038 A KR20070098038 A KR 20070098038A KR 1020060029183 A KR1020060029183 A KR 1020060029183A KR 20060029183 A KR20060029183 A KR 20060029183A KR 20070098038 A KR20070098038 A KR 20070098038A
Authority
KR
South Korea
Prior art keywords
signal
time
output enable
clock
enable signal
Prior art date
Application number
KR1020060029183A
Other languages
English (en)
Other versions
KR100762882B1 (ko
Inventor
이형욱
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060029183A priority Critical patent/KR100762882B1/ko
Publication of KR20070098038A publication Critical patent/KR20070098038A/ko
Application granted granted Critical
Publication of KR100762882B1 publication Critical patent/KR100762882B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5002—Characteristic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 동작 주파수를 검출하여 데이터 출력 인에이블 신호를 제어하는 회로에 관하여 개시한다.
개시된 본 발명은 액티브 명령을 제1시간 만큼 지연시켜 액트 신호를 생성하며 상기 액트 신호를 제2시간 만큼 지연시켜 엔드신호로 출력하고, 디엘엘클록을 제3시간 만큼 지연시킨 신호와 상기 액트 신호를 논리연산하여 디엘엘클록 카운트 신호로 출력하는 검출신호 생성부, 엔드신호가 인에이블될 때까지 디엘엘클록 카운트 신호의 라이징 에지를 카운팅하여 카운팅 신호로 출력하는 검출부, 카운팅 신호를 디코딩하여 선택 신호로 출력하는 디코더부 및 내부읽기신호와 카스 레이턴시를 입력받는 복수의 쉬프트 레지스터 포함하며, 선택 신호와 카스 레이턴시에 의해 선택된 쉬프트 레지스터를 통하여 내부읽기신호를 지연시켜 출력 인에이블 신호로 출력하는 출력 인에이블 신호 발생부를 포함한다.

Description

데이터 출력 인에이블 신호 제어 회로{Circuit For Controlling Data Output Enable Signal}
도 1은 종래 데이터 출력 인에이블 신호 발생 동작을 설명하기 위한 타이밍도,
도 2는 본 발명의 일실시예에 따른 데이터 출력 인에이블 신호 발생 회로의 블록 구성도,
도 3은 도 2의 데이터 출력 인에이블 신호 발생 회로의 검출신호 발생부의 상세 블록도,
도 4는 도 2의 데이터 출력 인에이블 신호 발생 회로의 검출부의 상세 블록도,
도 5는 도 2의 데이터 출력 인에이블 신호 발생 회로의 출력 인에이블 신호 발생부의 상세 블록도,
도 6은 도 5의 출력 인에이블 신호 발생부의 쉬프트 레지스터의 상세도,
도 7은 도 3의 검출신호 발생부와 도 4의 검출부의 동작을 설명하기 위한 타이밍도,
도 8은 도 5의 출력 인에이블 신호 발생부의 동작을 설명하기 위한 타이밍도 이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 동작 주파수를 검출하여 데이터 출력 인에이블 신호를 제어하는 회로에 관한 것이다.
일반적으로, 디램(DRAM:Dynamic Random Access Memory)은 한 개의 트랜지스터와 한 개의 커패시터로 이루어진 셀을 다수 개 포함하는 휘발성 메모리 소자이다.
동기식 디램(Synchronous DRAM)은 멀티 뱅크 및 파이프 라인된 데이터 패스구조를 가지며 제어신호(/CAS, /RAS, /WE 등)에 따른 명령어(Command)에 의해 디램의 상태가 결정되고, 시스템 클록에 동기되어 동작함으로써 디램의 고속 동작을 구현한다.
이러한 동기식 디램은 리드(READ) 동작시 메모리 셀(Cell)에서 데이터 출력 제어 블록(Data Output Control Block)까지 불가피한 리드 액세스 시간(tAA: Read Access Time)을 가지는데, 이로 인하여 고주파수(High Frequency)로 동작하는 디램은 리드 데이터 출력을 제어하기 위해 카스 레이턴시(CL: CAS Latency)에 해당하는 클록(CLK) 수 만큼 지연을 둔 후에 데이터를 출력한다.
도 1은 종래 데이터 출력 인에이블 신호 발생 동작을 설명하기 위한 것으로 서, 카스 레이턴시가 7일 때(CL7) 리드 데이터 출력 타이밍도를 도시한다.
도 1을 참조하면, 종래 동기식 디램에서 리드 데이터는 리드(READ) 명령 후 내부읽기신호(RDCMD)가 생성되기까지 지연 시간 tCMD, 카스 레이턴시 7일 때 내부읽기신호(RDCMD)를 6번 쉬프트(shift)하여 데이터 출력 인에이블 신호(OUTRN)를 출력하기까지 지연 시간 tOEDELAY 및 출력 인에이블 신호(OUTEN)가 외부 클록(CLK)에 동기 되기까지 지연 시간 tOUT를 거쳐 출력된다.
데이터 출력 인에이블 신호 발생기(도시되지 않음)는 카스 레이턴시가 CL<N>일 때 내부읽기신호(RDCMD)를 N-1 번 쉬프트(shift)하여 tOEDELAY 만큼 지연시킬 수 있다. 설명되지 않은 tUD는 tOEDELAY 시간 중 한번 쉬프트되는 단위 지연 시간이다. 또한, 디엘엘클록(DLLCLK)은 디엘엘(DLL:Delay Locked Loop)(도시되지 않음)의 출력 클록이며, 디엘엘 출력 인에이블 신호(DLL_OE10 등)는 디엘엘클록(DLLCLK)이 tUD 단위로 지연된 신호이다. 또한 출력 인에이블 디엘엘 신호(OE10_DLL등)는 내부읽기신호(RDCMD)가 tUD 단위로 지연된 신호이다.
한편 데이터 출력 인에이블 신호 발생기는 저주파(Low Frequency) 클록뿐만 아니라 고주파(High Frequency) 클록에서도 디램이 정상적으로 동작할 수 있도록 저주파 카스레이턴시 동작에 필요한 쉬프팅 카운트(shifting count)를 고주파수에서도 지원한다.
그러나 종래 리드 데이터 출력에서는 동작 클록 주파수가 고주파로 갈수록 클록 주기(tCK)가 작아져 tOEDELAY가 줄어들고 따라서 tUD가 줄어들게 된다. tUD가 줄어들게 되면 내부읽기신호(RDCMD)와 출력 인에이블 디엘엘 신호(OE10_DLL) 등을 쉬프트시키는 플립플롭(종래 데이터 출력 인에이블 신호 발생기에 포함됨)의 셋업 타임 마진(setup time margin)이 감소되어 일정 주파수 이상에서 에러를 유발하게 되는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 동작 주파수를 검출하여 데이터 출력 인에이블 신호를 제어하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 액티브 명령을 제1시간 만큼 지연시켜 액트 신호를 생성하며 상기 액트 신호를 제2시간 만큼 지연시켜 엔드신호로 출력하고, 디엘엘클록을 제3시간 만큼 지연시킨 신호와 상기 액트 신호를 논리연산하여 디엘엘클록 카운트 신호로 출력하는 검출신호 생성부, 상기 엔드신호가 인에이블될 때까지 상기 디엘엘클록 카운트 신호의 라이징 에지를 카운팅하여 카운팅 신호로 출력하는 검출부, 상기 카운팅 신호를 디코딩하여 선택 신호로 출력하는 디코더부 및 내부읽기신호와 카스 레이턴시를 입력받는 복수의 쉬프트 레지스터 포함하며, 상기 선택 신호와 카스 레이턴시에 의해 선택된 쉬프트 레지스터를 통하여 상기 내부읽기신호를 지연시켜 출력 인에이블 신호로 출력하는 출력 인에이블 신호 발생부를 포함한다.
여기서, 검출신호 생성부는 액티브 명령을 입력받아 제1시간 만큼 지연시켜 액트 신호로 출력하는 커맨드 버퍼, 액트 신호를 입력받아 제2시간 만큼 지연시켜 엔드 신호로 출력하는 제1딜레이부, 디엘엘클록을 입력받아 제3시간만큼 지연시켜 디엘엘클록 출력 인에이블 신호로 출력하는 제2딜레이부 및 액트 신호와 디엘엘클록 출력 인에이블 신호를 입력받아 액트 신호가 인에이블되는 구간동안 디엘엘클록 출력 인에이블 신호를 디엘엘클록 카운트 신호로 출력하는 논리연산부를 포함한다.
또한 상기 제1시간은 액티브 명령이 커맨드 버퍼에 버퍼링될 때 지연되는 시간이고, 상기 제2시간은 상기 디엘엘클록 카운트 신호의 라이징 에지를 카운팅하기 위한 시간으로서, 액트 신호가 인에이블 되는 시점부터 엔드 신호가 인에이블 되는 시점까지인 것이 바람직하다.
또한 상기 제3시간은 출력 인에이블 신호가 외부 클록에 동기 되기까지 지연 시간과 디엘엘클록 인에이블 신호의 라이징 에지가 액트 신호의 인에이블 구간에 포함되도록 하는 지연시간을 포함한다.
또한 상기 논리 연산부는 액트 신호와 디엘엘클록 출력 인에이블 신호를 낸드 연산하여 출력하는 낸드게이트와 낸드게이트의 출력신호의 위상을 반전한 디엘엘클록 카운터 신호를 출력하는 인버터를 포함한다.
또한 상기 검출부는 디엘엘클록 카운트 신호의 라이징 에지를 카운팅하여 카운트 펄스 신호로 출력하는 카운터, 상기 엔드 신호가 인에이블되면 상기 카운트 펄스 신호를 전달하는 트랜스퍼 게이트, 트랜스퍼 게이트로부터 전달되는 상기 카운트 펄스 신호를 래치하여 카운트 신호로 출력하는 래치를 포함한다.
또한 상기 쉬프트 레지스터는 상기 디엘엘클록을 클록단자로 입력받는 직렬 로 연결된 복수의 플립플롭, 상기 선택 신호에 의하여 각 플립플롭의 출력을 선택하여 출력 인에이블 신호로 출력하는 트랜스퍼게이트를 포함한다.
또한 본 발명은 액티브 명령을 제1시간 만큼 지연시킨 액트 신호가 인에이블되는 시점부터 상기 액트 신호를 제2시간 만큼 지연시킨 엔드신호가 인에이블되는 시점까지 디엘엘클록을 제3시간 만큼 지연시킨 신호의 라이징 에지를 카운팅하여 선택신호로 출력하는 주파수 검출부 및 내부읽기신호와 카스 레이턴시를 입력받는 복수의 쉬프트 레지스터 포함하며, 상기 선택 신호와 카스 레이턴시에 의해 선택된 쉬프트 레지스터를 통하여 상기 내부읽기신호를 지연시켜 출력 인에이블 신호로 출력하는 출력 인에이블 신호 발생부를 포함한다.
또한 본 발명은 액티브 명령을 제1시간 만큼 지연시켜 액트 신호를 생성하고 상기 액트 신호를 제2시간 만큼 지연시켜 엔드신호로 출력하는 단계, 디엘엘클록을 제3시간 만큼 지연시킨 신호와 상기 액트 신호를 논리연산하여 디엘엘클록 카운트 신호로 출력하는 단계, 상기 엔드신호가 인에이블될 때까지 상기 디엘엘클록 카운트 신호의 라이징 에지를 카운팅하여 카운팅 신호로 출력하는 단계, 상기 카운팅 신호를 디코딩하여 선택 신호로 출력하는 단계 및 내부읽기신호와 카스 레이턴시를 입력받고, 상기 선택 신호와 카스 레이턴시에 의해 선택된 쉬프트 레지스터를 통하여 상기 내부읽기신호를 지연시켜 출력 인에이블 신호로 출력하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하 기로 한다.
도 2은 본 발명에 일실시예에 따른 데이터 출력 인에이블 신호 발생 회로의 블록 구성도이다. 도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 데이터 출력 인에이블 신호 발생 회로는 검출신호 발생부(DET_GEN)(100), 검출부(DETECTOR)(200), 디코더부(DECODER)(300) 및 출력 인에이블 신호 발생부(OE_GEN)(400)를 포함한다.
상기 검출신호 발생부(100)는 액티브 명령(ACTIVE)과 디엘엘클록(DLLCLK)을 입력받아 엔드 신호(END)와 디엘엘클록 카운터 신호(DLLCLK_CNT)를 생성하여 검출부(200)로 출력한다.
여기서 액티브 명령(ACTIVE)은 리드(READ)/라이트(WRITE) 동작을 위해 해당 셀을 활성화시키는 명령이고, 디엘엘클록(DLLCLK)은 데이터 출력을 외부 클록과 동기시키는 DLL(Delay Lock Loop)의 출력 클록이다.
또한 엔드 신호(END)는 액티브 명령(ACTIVE)의 입력으로부터 임의의 지연시간 동안 디엘엘클록 카운터 신호(DLLCLK_CNT)의 라이징 에지를 카운팅하기 위한 신호이며, 디엘엘클록 카운터 신호(DLLCLK_CNT)는 디엘일클록(DLLCLK)을 지연시킨 신호이다.
상기 검출부(200)는 검출신호 생성부(100)로부터 엔드 신호(END)와 디엘엘클록 카운터 신호(DLLCLK_CNT)를 입력받아 엔드 신호(END)가 인에이블 될 때까지 디엘엘클록 카운터 신호(DLLCLK_CNT)의 라이징 에지를 카운팅한 카운팅 신호(C<0:N>)를 디코더부(300)로 출력한다.
상기 디코더부(300)는 검출부(200)로부터 카운팅 신호(C<0:N>)를 입력받아 디코딩(decoding)한 선택 신호(SEL<0:N>)를 출력 인에이블 신호 발생부(400)로 출력한다.
상기 출력 인에이블 신호 발생부(400)는 선택 신호(SEL<0:N>), 디엘엘클록(DLLCLK), 내부읽기신호(RDCMD) 및 카스레이턴시(CL<2:N>)를 입력받아 출력 인에이블 신호(OUTEN)를 발생시켜 출력한다. 여기서 내부읽기신호(RDCMD)는 동기식 디램에서 리드(READ) 명령이 입력되고 소정의 지연 시간(tCMD) 경과 후 생성되는 내부 명령신호이다.
도 3은 본 발명의 일실시예에 따른 데이터 출력 인에이블 신호 발생 회로의 검출신호 발생부의 상세 블록도이다. 도 3에 도시된 바와 같이, 본 실시예의 검출신호 발생부는 커맨드 버퍼(110), 제1 딜레이부(120), 제 2딜레이부(130), 낸드게이트(ND) 및 제1 인버터(INV1)을 포함한다.
커맨드 버퍼(110)는 액티브 명령(ACTIVE)을 소정 시간만큼 지연시켜 액트 신호(ACT)를 출력한다. 여기서 소정 시간은 액티브 명령(ACTIVE)이 커맨드 버퍼(110)에서 버퍼링(buffering)될 때 지연되는 시간 tA 이다.
제1딜레이부(120)는 액트 신호(ACT)를 소정 시간만큼 지연시킨 엔드 신호(END)를 출력한다. 여기서 소정 시간은 액트 신호(ACT)가 인에이블 되는 시점부터 디엘엘클록 카운터 신호(DLLCLK_CNT)의 라이징 에지를 카운팅하기 위한 지연 시간 tDELAY이다.
제2딜레이부(130)는 디엘엘클록(DLLCLK)을 입력받아 소정 시간만큼 지연시킨 디엘엘클록 출력 인에이블 신호(DLLCLK_OE)를 출력한다. 여기서 소정 시간은 출력 인에이블 신호(OUTEN)가 외부 클록(CLK)에 동기 되기까지 지연 시간 tOUT에 디엘엘클록 인에이블 신호의 라이징 에지가 액트 신호의 인에이블 구간에 포함되도록 하는 지연 시간 tD를 더한 시간이다. 여기서 tD는 tA보다 더 큰 지연 값을 가지는 것이 바람직하다. 이로써 액트 신호(ACT)에 대비하여 마진(Margin)을 가지고 디엘엘클록 출력 인에이블 신호(DLLCLK_OE)를 생성할 수 있게 된다.
낸드게이트(ND)는 액트 신호(ACT)와 디엘엘클록 출력 인에이블 신호(DLLCLK_OE)를 입력받아 낸드 연산하여 출력한다. 제1인버터(INV1)는 낸드게이트(ND)의 출력신호를 입력받아 위상을 반전한 디엘엘클록 카운터 신호(DLLCLK_CNT)를 출력한다.
도 4는 본 발명의 일실시예에 따른 데이터 출력 인에이블 신호 발생 회로의 검출부의 상세 블록도이다. 도 4에 도시된 바와 같이, 본 실시예의 검출부는 카운터(210), 트랜스퍼 게이트(TG1) 및 래치를 포함한다.
카운터(210)는 검출신호 발생부(100)로부터 디엘엘클록 카운트 신호(DLLCLK_CNT)를 입력받아 디엘엘클록 카운트 신호(DLLCLK_CNT)의 라이징 에지를 카운트하여 카운트 펄스 신호(CP<0:N>)로 출력한다.
트랜스퍼 게이트(TG1)는 엔드 신호(END)와 인버터(INV3)를 통해 반전된 엔드 신호(END)를 입력받아 디엘엘클록 카운트 신호(DLLCLK_CNT)를 래치로 전달한다.
래치는 하나의 출력단이 다른 하나의 입력단에 상호 연결되는 두 개의 인버터(INV3, INV4)를 포함하여 구성될 수 있다. 래치는 디엘엘클록 카운트 신호(DLLCLK_CNT)를 입력받아 래치시켜 카운트 신호(C<0:N>)로 출력한다.
도 5는 본 발명의 일실시예에 따른 데이터 출력 인에이블 신호 발생 회로의 출력 인에이블 신호 발생부의 상세 블록도이다. 도 5에 도시된 바와 같이, 본 실시예의 출력 인에이블 신호 발생부는 복수의 쉬프트 레지스터(SHIFTREG_CL<N>)와 각 쉬프트 레지스터(SHIFTREG_CL<N>)에 대응되는 트랜스퍼 게이트(TGN)를 포함한다.
쉬프트 레지스터(SHIFTREG_CL<N>)는 내부읽기신호(RDCMD), 디엘엘클록(DLLCLK), 카스레이턴시(CL<N>) 및 선택 신호(SEL<0:N>)을 입력받아 출력 인에이블 카스 레이턴시 신호(OE_CL<N>)를 출력한다.
트랜스퍼 게이트(TGN)는 카스 레이턴시 신호(CL<N>)에 따라 턴온되어 해당 쉬프트 레지스터(SHIFTREG_CL<N>)의 출력 인에이블 카스 레이턴시 신호(OE_CL<N>)을 출력 인에이블 신호(OUTEN)로 출력한다.
도 6은 본 발명의 일실시예에 따른 출력 인에이블 신호 발생부의 쉬프트 레지스터의 상세도이다. 도 6에 도시된 바와 같이, 쉬프터 레지스터는 디엘엘클록(DLLCLK)을 클록단자로 입력받는 직렬로 연결된 복수의 플립플롭으로 구성될 수 있다. 본 실시예에서 쉬프트 레지스터는 6단의 플립플롭(FF1~FF6)을 포함하여 구성되는 경우를 예시하여 설명한다.
첫번째 플립플롭(FF1)은 내부읽기신호(RDCMD)를 데이터 단자로 입력받고 그 다음번째 플립플롭(FF2~FF6)은 각각 전단의 플립플롭(FF1~FF5)의 출력을 데이터 단자로 입력받는다.
한편 각 플립플롭(FF1~FF6)은 각각 선택 신호(SEL<N>)에 의하여 플립플롭(FF1~FF6)의 출력을 선택적으로 출력하는 트랜스퍼 게이트(TG11~TG16)에 연결된다.
이하에서는 본 발명에 일실시예에 따른 데이터 출력 인에이블 신호 발생 회로의 동작 과정을 설명한다.
먼저 검출신호 발생부와 검출부에 사용된 신호의 타이밍도인 도 7을 참조하여 검출신호 발생부와 검출부의 동작을 설명한다. 도 7에 도시된 바와 같이, 디엘엘클록(DLLCLK)은 제2 딜레이부(130)를 거쳐 tOUT와 tD 만큼 지연되어 디엘엘클록 출력 인에이블 신호(DLLCLK_OE)로 출력되며, 액티브 명령(ACTIVE)은 커맨드 버퍼(110)를 거쳐 tA 만큼 지연되어 액트 신호(ACT)로 출력된다.
디엘엘클록 인에이블 신호(DLLCLK_OE)는 액트 신호(ACT)와 낸드 연산된 후 위상이 반전되어, 액트 신호(ACT)가 인에이블 되는 구간 동안 디엘엘클록 인에이블 신호의 형상을 가지는 디엘엘클록 카운트 신호(DLLCLK_CNT)로 출력된다. 여기서 액트 신호(ACT)에 대비하여 디엘엘클록 인에이블 신호(DLLCLK_OE)가 마진(Margin)을 가지고 생성될 수 있도록 제2 딜레이부()의 지연시간 tD는 커맨드 버퍼(110)의 지연시간인 tA 보다 큰 것이 바람직하다.
한편 액트 신호(ACT)는 제1 딜레이부(120)를 거쳐 tDELAY 만큼 지연되어 엔드 신호(END)로 출력된다.
디엘엘클록 카운트 신호(DLLCLK_CNT)는 카운터(210)에 의해 라이징 에지가 카운터되어 카운트 펄스 신호(CP<0:N>)로 출력되고, 엔드 신호(END)에 의해 턴온된 트랜스퍼 게이트(TG1)에 의해 래치로 전송되어 카운트 신호(C<0:N>)로 래치된다.
디엘엘클록(DLLCLK)의 라이징 에지 수는 고주파로 갈수록 클록의 펄스 폭이 줄어들기 때문에 증가하게 된다. 본 실시예에서 액트 신호(ACT)가 인에이블 되는 시점부터 엔드 신호(END)가 인에이블 되는 시점까지의 클록의 라이징 에지 카운트는 출력 인에이블 신호 발생부(400)에서 내부읽기신호(RDCMD)를 몇 번 쉬프트해 줄지를 결정하게 된다. 따라서 종래에 저주파에서 N 번 내부읽기신호(RDCMD)를 쉬프트하게 된다면, 본 발명의 일실시예에 따르면 고주파에서 N번 보다 작은 수만큼 내부읽기신호(RDCMD)를 쉬프트하게 된다.
본 실시예에서 디엘엘클록 카운트 신호(DLLCLK_CNT)는 액트 신호(ACT)가 인에이블 되는 시점부터 엔드 신호(END)가 인에이블 되는 시점까지(tDELAY에 해당하는 시간) 4개의 라이징 에지가 카운터(210)에 의해 카운팅되는 경우를 보여주고 있다. 만약 지연 시간 tDELAY가 10 ns 이면, 리드 동작 클록 주기 tCK는 2.5ns 된다. 따라서 본 발명의 일실시예에 따르면 리드 동작 주파수를 검출할 수 있게 된다.
카운팅 신호(DLLCLK_CNT)는 디코더부(300)에 의해 디코딩되어 선택 신호(SEL4)로 출력된다.
다음은 동작 주파수 정보를 포함하는 선택 신호(SEL<N>)를이용하여 출력 인에이블 신호(OUTEN)를 제어하는 과정을 도 8을 참조하여 설명한다. 도 8은 출력 인에이블 신호 발생부에 사용된 신호의 타이밍도로서, 출력 인에이블 신호 발생부가 선택 신호 4(SEL4), 디엘엘클록(DLLCLK), 카스 레이턴시 7(CL7) 및 리드 명령(READ)을 입력받아 출력 인에이블 신호를 출력하는 경우를 예시한다.
선택 신호(SEL4)가 인에이블 되면, 제1플립플롭 내지 제4 플립플롭(FF1~FF4)은 클록단자로 입력되는 디엘엘클록(DLLCLK)에 따라 내부읽기신호(RDCMD)를 4번 쉬프트하여 출력 인에이블 디엘엘 신호(OE_10DLL~OE_40DLL)로 출력하고 제5 플립플롭(FF5)은 출력 인에이블 디엘엘 신호(OE_40DLL)를 입력받아 1번 더 쉬프트하여 출력 인에이블 신호(OUTEN)로 출력한다.
본 실시예에서 선택 신호가 4일 때 내부읽기신호(RDCMD)는 다섯 개의 플립플롭을 거쳐 5번 쉬프트되어 출력 인에이블 신호(OUTEN)으로 출력되는 경우를 예시하였지만 이에 한정되지 아니하며, DRAM 동작 주파수에 따라 디엘엘 클록과 플립플롭의 동작 타이밍 마진을 고려하여 적절하게 플립플롭의 단수를 조절할 수 있다.
따라서 본 실시예에 따르면, DRAM의 디엘엘 클록의 주파수를 검출하여 리드명령을 쉬프트하는 플립플롭의 단수를 결정하고, 디엘엘 클록과 플립플롭의 동작 마진이 허용되어 종래와는 달리 고주파수 클록에서도 안정적인 동작이 보장되게 된다.
이상에서 설명한 바와 같이, 본 발명의 데이터 출력 인에이블 신호 제어 회로는 동작 주파수를 검출하여 데이터 출력 인에이블 신호를 제어할 수 있기 때문에, 종래와는 달리 고주파수 클록에서도 안정적인 동작이 보장되는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (17)

  1. 액티브 명령을 제1시간 만큼 지연시켜 액트 신호를 생성하며 상기 액트 신호를 제2시간 만큼 지연시켜 엔드신호로 출력하고, 디엘엘클록을 제3시간 만큼 지연시킨 신호와 상기 액트 신호를 논리연산하여 디엘엘클록 카운트 신호로 출력하는 검출신호 생성부;
    상기 엔드신호가 인에이블될 때까지 상기 디엘엘클록 카운트 신호의 라이징 에지를 카운팅하여 카운팅 신호로 출력하는 검출부;
    상기 카운팅 신호를 디코딩하여 선택 신호로 출력하는 디코더부; 및
    내부읽기신호와 카스 레이턴시를 입력받는 복수의 쉬프트 레지스터 포함하며, 상기 선택 신호와 카스 레이턴시에 의해 선택된 쉬프트 레지스터를 통하여 상기 내부읽기신호를 지연시켜 출력 인에이블 신호로 출력하는 출력 인에이블 신호 발생부;
    를 포함하는 데이터 출력 인에이블 신호 제어 회로.
  2. 제 1 항에 있어서, 검출신호 생성부는
    액티브 명령을 입력받아 제1시간 만큼 지연시켜 액트 신호로 출력하는 커맨드 버퍼,
    액트 신호를 입력받아 제2시간 만큼 지연시켜 엔드 신호로 출력하는 제1딜레 이부,
    디엘엘클록을 입력받아 제3시간만큼 지연시켜 디엘엘클록 출력 인에이블 신호로 출력하는 제2딜레이부, 및
    액트 신호와 디엘엘클록 출력 인에이블 신호를 입력받아 액트 신호가 인에이블되는 구간동안 디엘엘클록 출력 인에이블 신호를 디엘엘클록 카운트 신호로 출력하는 논리연산부
    데이터 출력 인에이블 신호 제어 회로.
  3. 제 2 항에 있어서, 상기 제1시간은
    액티브 명령이 커맨드 버퍼에 버퍼링될 때 지연되는 시간인
    데이터 출력 인에이블 신호 제어 회로.
  4. 제 2 항에 있어서, 상기 제2시간은
    상기 디엘엘클록 카운트 신호의 라이징 에지를 카운팅하기 위한 시간으로서, 액트 신호가 인에이블 되는 시점부터 엔드 신호가 인에이블 되는 시점까지인
    데이터 출력 인에이블 신호 제어 회로.
  5. 제 2 항에 있어서, 상기 제3시간은
    출력 인에이블 신호가 외부 클록에 동기 되기까지 지연 시간과
    디엘엘클록 인에이블 신호의 라이징 에지가 액트 신호의 인에이블 구간에 포함되도록 하는 지연시간을 포함하는
    데이터 출력 인에이블 신호 제어 회로.
  6. 제 2 항에 있어서, 상기 논리 연산부는
    액트 신호와 디엘엘클록 출력 인에이블 신호를 낸드 연산하여 출력하는 낸드게이트와
    낸드게이트의 출력신호의 위상을 반전한 디엘엘클록 카운터 신호를 출력하는 인버터를 포함하는
    데이터 출력 인에이블 신호 제어 회로.
  7. 제 1항에 있어서, 상기 검출부는
    디엘엘클록 카운트 신호의 라이징 에지를 카운팅하여 카운트 펄스 신호로 출력하는 카운터,
    상기 엔드 신호가 인에이블되면 상기 카운트 펄스 신호를 전달하는 트랜스퍼 게이트,
    트랜스퍼 게이트로부터 전달되는 상기 카운트 펄스 신호를 래치하여 카운트 신호로 출력하는 래치를 포함하는
    데이터 출력 인에이블 신호 제어 회로.
  8. 제 1항에 있어서, 상기 쉬프트 레지스터는
    상기 디엘엘클록을 클록단자로 입력받는 직렬로 연결된 복수의 플립플롭,
    상기 선택 신호에 의하여 각 플립플롭의 출력을 선택하여 출력 인에이블 신호로 출력하는 트랜스퍼게이트를 포함하는
    데이터 출력 인에이블 신호 제어 회로.
  9. 액티브 명령을 제1시간 만큼 지연시킨 액트 신호가 인에이블되는 시점부터 상기 액트 신호를 제2시간 만큼 지연시킨 엔드신호가 인에이블되는 시점까지 디엘엘클록을 제3시간 만큼 지연시킨 신호의 라이징 에지를 카운팅하여 선택신호로 출력하는 주파수 검출부 및
    내부읽기신호와 카스 레이턴시를 입력받는 복수의 쉬프트 레지스터 포함하며, 상기 선택 신호와 카스 레이턴시에 의해 선택된 쉬프트 레지스터를 통하여 상기 내부읽기신호를 지연시켜 출력 인에이블 신호로 출력하는 출력 인에이블 신호 발생부;
    를 포함하는 데이터 출력 인에이블 신호 제어 회로.
  10. 제 9 항에 있어서, 상기 제1시간은
    액티브 명령이 커맨드 버퍼에 버퍼링될 때 지연되는 시간인
    데이터 출력 인에이블 신호 제어 회로.
  11. 제 9 항에 있어서, 상기 제2시간은
    상기 디엘엘클록 카운트 신호의 라이징 에지를 카운팅하기 위한 시간으로서, 액트 신호가 인에이블 되는 시점부터 엔드 신호가 인에이블 되는 시점까지인
    데이터 출력 인에이블 신호 제어 회로.
  12. 제 9 항에 있어서, 상기 제3시간은
    출력 인에이블 신호가 외부 클록에 동기 되기까지 지연 시간과
    디엘엘클록 인에이블 신호의 라이징 에지가 액트 신호의 인에이블 구간에 포함되도록 하는 지연시간을 포함하는
    데이터 출력 인에이블 신호 제어 회로.
  13. 제 9항에 있어서, 상기 쉬프트 레지스터는
    상기 디엘엘클록을 클록단자로 입력받는 직렬로 연결된 복수의 플립플롭,
    상기 선택 신호에 의하여 각 플립플롭의 출력을 선택하여 출력 인에이블 신호로 출력하는 트랜스퍼게이트를 포함하는
    데이터 출력 인에이블 신호 제어 회로.
  14. 액티브 명령을 제1시간 만큼 지연시켜 액트 신호를 생성하고 상기 액트 신호를 제2시간 만큼 지연시켜 엔드신호로 출력하는 단계;
    디엘엘클록을 제3시간 만큼 지연시킨 신호와 상기 액트 신호를 논리연산하여 디엘엘클록 카운트 신호로 출력하는 단계;
    상기 엔드신호가 인에이블될 때까지 상기 디엘엘클록 카운트 신호의 라이징 에지를 카운팅하여 카운팅 신호로 출력하는 단계;
    상기 카운팅 신호를 디코딩하여 선택 신호로 출력하는 단계; 및
    내부읽기신호와 카스 레이턴시를 입력받고, 상기 선택 신호와 카스 레이턴시에 의해 선택된 쉬프트 레지스터를 통하여 상기 내부읽기신호를 지연시켜 출력 인에이블 신호로 출력하는 단계
    를 포함하는 데이터 출력 인에이블 신호 제어 방법.
  15. 제 14 항에 있어서, 상기 제1시간은
    액티브 명령이 커맨드 버퍼에 버퍼링될 때 지연되는 시간인
    데이터 출력 인에이블 신호 제어 방법.
  16. 제 14 항에 있어서, 상기 제2시간은
    상기 디엘엘클록 카운트 신호의 라이징 에지를 카운팅하기 위한 시간으로서, 액트 신호가 인에이블 되는 시점부터 엔드 신호가 인에이블 되는 시점까지인
    데이터 출력 인에이블 신호 제어 방법.
  17. 제 14 항에 있어서, 상기 제3시간은
    출력 인에이블 신호가 외부 클록에 동기 되기까지 지연 시간과
    디엘엘클록 인에이블 신호의 라이징 에지가 액트 신호의 인에이블 구간에 포함되도록 하는 지연시간을 포함하는
    데이터 출력 인에이블 신호 제어 방법.
KR1020060029183A 2006-03-30 2006-03-30 데이터 출력 인에이블 신호 제어 회로 KR100762882B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060029183A KR100762882B1 (ko) 2006-03-30 2006-03-30 데이터 출력 인에이블 신호 제어 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060029183A KR100762882B1 (ko) 2006-03-30 2006-03-30 데이터 출력 인에이블 신호 제어 회로

Publications (2)

Publication Number Publication Date
KR20070098038A true KR20070098038A (ko) 2007-10-05
KR100762882B1 KR100762882B1 (ko) 2007-10-09

Family

ID=38804139

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060029183A KR100762882B1 (ko) 2006-03-30 2006-03-30 데이터 출력 인에이블 신호 제어 회로

Country Status (1)

Country Link
KR (1) KR100762882B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100904424B1 (ko) * 2007-11-05 2009-06-26 주식회사 하이닉스반도체 반도체 메모리 장치와 그의 구동 방법
US7813217B2 (en) 2007-11-05 2010-10-12 Hynix Semiconductor Inc. Semiconductor memory device and method for operating the same
KR101020454B1 (ko) * 2009-01-13 2011-03-08 한양대학교 산학협력단 실시간 비교 동작을 이용하는 자동 주파수 교정 회로 및 이를 이용한 주파수 합성기
KR20130095558A (ko) * 2012-02-20 2013-08-28 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 타이밍 제어 회로

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7027336B2 (en) * 2004-05-10 2006-04-11 Hynix Semiconductor Inc. Semiconductor memory device for controlling output timing of data depending on frequency variation
KR100608371B1 (ko) * 2004-12-03 2006-08-08 주식회사 하이닉스반도체 메모리 장치의 데이타 출력 제어 방법 및 그 장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100904424B1 (ko) * 2007-11-05 2009-06-26 주식회사 하이닉스반도체 반도체 메모리 장치와 그의 구동 방법
US7813217B2 (en) 2007-11-05 2010-10-12 Hynix Semiconductor Inc. Semiconductor memory device and method for operating the same
KR101020454B1 (ko) * 2009-01-13 2011-03-08 한양대학교 산학협력단 실시간 비교 동작을 이용하는 자동 주파수 교정 회로 및 이를 이용한 주파수 합성기
KR20130095558A (ko) * 2012-02-20 2013-08-28 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 타이밍 제어 회로

Also Published As

Publication number Publication date
KR100762882B1 (ko) 2007-10-09

Similar Documents

Publication Publication Date Title
US7881132B2 (en) Semiconductor memory device and operation method thereof
US6812799B2 (en) Synchronous mirror delay (SMD) circuit and method including a ring oscillator for timing coarse and fine delay intervals
US7751261B2 (en) Method and apparatus for controlling read latency of high-speed DRAM
US7826305B2 (en) Latency counter, semiconductor memory device including the same, and data processing system
US7606089B2 (en) Data strobe signal generator for generating data strobe signal based on adjustable preamble value and semiconductor memory device with the same
US8988126B2 (en) Apparatus and method for latency control in high frequency synchronous semiconductor device
US7253672B2 (en) System and method for reduced power open-loop synthesis of output clock signals having a selected phase relative to an input clock signal
US7570542B2 (en) Circuit and method for generating data output control signal for semiconductor integrated circuit
KR20190099345A (ko) 메모리 디바이스내 상이한 클럭 주파수들의 내부 클럭 신호들을 제공하기 위한 장치들 및 방법들
US20100052739A1 (en) Device and control method of device
KR100638747B1 (ko) 반도체 기억 소자의 클럭 생성 장치 및 방법
JPH09139076A (ja) 半導体記憶装置
US7420872B2 (en) Command decoder circuit of semiconductor memory device
US20080101140A1 (en) Cas latency circuit and semiconductor memory device including the same
US20070291576A1 (en) Address latch circuit of semiconductor memory device
US6977848B2 (en) Data output control circuit
US7394886B2 (en) Semiconductor device with latency counter
JP2012227779A (ja) 半導体装置
US20120051493A1 (en) Continous high-frequency event filter
US7928786B2 (en) Clock buffer circuit of semiconductor device configured to generate an internal clock signal
US20080018373A1 (en) System and method for open-loop synthesis of output clock signals having a selected phase relative to an input clock signal
KR100762882B1 (ko) 데이터 출력 인에이블 신호 제어 회로
US8437206B2 (en) Latency circuit and semiconductor device comprising same
US20090116299A1 (en) Semiconductor memory device and method for operating the same
US7099228B2 (en) Semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee