KR20130095558A - 반도체 장치의 데이터 출력 타이밍 제어 회로 - Google Patents

반도체 장치의 데이터 출력 타이밍 제어 회로 Download PDF

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Abstract

반도체 장치의 데이터 출력 타이밍 제어 회로는 지연량 연산부 및 위상 조절부를 포함한다. 상기 지연량 연산부는 데이터 출력 지연 정보의 코드 값에서 가변 지연량 및 데이터 출력 경로 지연량을 외부 클럭을 기준으로 카운팅한 카운팅 코드의 코드 값을 감산하여 지연 제어 코드로 출력한다. 상기 위상 조절부는 리드 커맨드의 위상을 상기 외부 클럭을 각각 소정의 지연량만큼 지연시킨 복수의 지연 클럭에 순차적으로 동기하여 상기 지연 제어 코드의 코드 값만큼 시프트시키고, 시프트된 상기 리드 커맨드를 상기 가변 지연량만큼 지연시켜 출력 인에이블 플래그 신호로 출력한다.

Description

반도체 장치의 데이터 출력 타이밍 제어 회로 {DATA OUTPUT TIMING CONTROL CIRCUIT OF SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 데이터 출력 타이밍 제어 회로에 관한 것이다.
반도체 장치는 동작 타이밍을 맞추고 에러(error)없이 보다 빠른 동작을 보장하기 위해 클럭 동기 시스템에 의하여 작동한다. 이때 외부 클럭을 반도체 장치 내부에서 사용하면 출력되는 데이터에 내부 회로에 의한 시간 지연(clock skew)이 발생한다. 따라서 지연 고정 루프(Delay Locked Loop)를 두어 반도체 장치의 내부 회로, 즉 데이터가 출력되는 경로의 지연량을 모델링한 모델 지연 값(tREP)을 보상시킨 디엘엘 클럭을 생성한다. 반도체 장치 내부에서는 상기 디엘엘 클럭을 사용함으로써, 데이터를 외부 클럭에 동기하여 외부로 출력할 수 있다.
한편, 반도체 장치는 리드(read) 동작 시 데이터 출력 지연 정보(CAS Latency)에 따라 데이터가 외부로 출력되는 시점이 결정된다. 상기 데이터 출력 지연 정보는 외부 클럭을 기준으로 외부 리드 커맨드가 입력된 시점으로부터 몇 클럭 이후에 첫 번째 데이터가 출력되는지를 나타낸다. 데이터 출력 타이밍 제어 회로란 데이터가 상기 데이터 출력 지연 정보에 맞게 출력될 수 있도록 반도체 장치 내부에 별도로 구비되는 회로이다.
상기 데이터 출력 타이밍 제어 회로의 목적은 설정된 외부 클럭의 라이징 에지에 첫 번째 데이터가 외부로 출력될 수 있도록 하는 것으로, 이를 위해 데이터 출력 시점을 제어하는 출력 인에이블 플래그 신호를 생성한다. 상기 출력 인에이블 플래그 신호는 반도체 장치 내부 신호로서, 상기 디엘엘 클럭에 동기된 신호이다.
도 1은 종래의 데이터 출력 타이밍 제어 회로의 블록도이다.
도 1에 도시된 종래 데이터 출력 타이밍 제어 회로는 지연 고정 루프(10), 지연량 연산부(20) 및 위상 조절부(30)를 포함한다.
상기 지연 고정 루프(10)는 외부 클럭(EXTCLK)을 인가받고, 상기 모델 지연 값(tREP)을 보상하기 위해 (n*tCK-tREP, n은 자연수)만큼 지연시켜 디엘엘 클럭(DLLCLK)을 생성한다. 구체적으로 상기 지연 고정 루프(10)는, 위상 검출 신호(PDET)에 응답하여 상기 외부 클럭(EXTCLK)의 지연량을 조절하는(결국 지연량은 (n*tCK-tREP)로 조절됨) 가변지연부(11), 상기 디엘엘 클럭(DLLCLK)을 상기 모델 지연 값(tREP)만큼 지연시켜 피드백 클럭(FBCLK)을 생성하는 지연 모델부(12) 및 상기 외부 클럭(EXTCLK)과 상기 피드백 클럭(FBCLK)의 위상을 비교하여 상기 위상 검출 신호(PDET)를 생성하는 위상 비교부(13)를 포함한다.
상기 지연량 연산부(20)는 데이터 출력 지연 정보(CL)의 코드 값에서, 출력 리셋 펄스 신호(OERST)의 지연량((n*tCK-tREP)+ (tREP), 즉 (n*tCK))을 외부 클럭(EXTCLK)을 기준으로 카운팅한 카운팅 코드(N)의 코드 값을 감산하여 지연 제어 코드(CL-N)로 출력한다. 구체적으로 상기 지연량 연산부(20)는, 출력 리셋 펄스 신호(OERST)를 상기 위상 검출 신호(PDET)에 응답하여 (n*tCK-tREP)만큼 지연시키는 가변 지연부(21) 및 (tREP)만큼 지연시키는 지연 모델부(22)(이를 합쳐서 리셋 펄스 지연부라고 하고, 상기 리셋 펄스 지연부의 출력 신호를 지연 출력 리셋 펄스 신호(DOERST)라고 정의한다), 외부 클럭(EXTCLK)에 동기하여 상기 출력 리셋 펄스 신호(OERST)에 응답하여 카운팅을 시작하고 상기 지연 출력 리셋 펄스 신호(DOERST)에 응답하여 카운팅을 종료하여 카운팅 코드(N)를 생성하는 카운터부(23) 및 상기 데이터 출력 지연 정보(CL)를 갖는 코드 값에서 상기 카운팅 코드(N)의 코드 값을 감산하여 상기 지연 제어 코드(CL-N)로 출력하는 연산부(24)를 포함한다.
상기 위상 조절부(30)는 내부 리드 커맨드(IRDCMD)를 수신하여 (n*tCK-tREP)만큼 지연시키고, 상기 지연 제어 코드(CL-N)에 대응하는 디엘엘 클럭(DLLCLK)의 클럭 수만큼 위상을 조절하여 출력 인에이블 플래그 신호(OEFLAG)로 출력한다. 구체적으로 상기 위상 조절부(30)는 외부 리드 커맨드(RD)를 수신하여 내부 리드 커맨드(IRDCMD, 이하 리드 커맨드라고 함)를 생성하는 커맨드 리시버(31), 상기 위상 검출 신호(PDET)에 응답하여 상기 리드 커맨드(IRDCMD)를 (n*tCK-tREP)만큼 지연시켜 지연 리드 커맨드(DRDCMD)로 출력하는 가변 지연부(32) 및 상기 지연 리드 커맨드(DRDCMD)를 상기 지연 제어 코드(CL-N)에 대응하는 디엘엘 클럭(DLLCLK)의 클럭 수만큼 위상을 조절하는 시프트 레지스터(33)를 포함한다.
결국 상기 데이터 출력 타이밍 제어 회로는 리드 커맨드(IRDCMD)를 ((n*tCK-tREP)+(CL-N), 즉 (CL-tREP))만큼 지연시킨 시점에 출력 인에이블 플래그 신호(OEFLAG)를 활성화시킨다. 데이터는 상기 출력 인에이블 플래그 신호(OEFLAG)가 활성화된 이후 데이터 출력 경로 지연 시간(tREP)만큼 경과한 뒤, 즉 외부 리드 커맨드(RD)인가 후 정확하게 데이터 출력 지연 정보(CL)만큼 경과한 뒤에 외부로 출력된다.
도 2a 및 도 2b는 상기 위상 조절부(30)의 신호 파형도를 나타낸 도면이다.
상기 도2a는 정상적으로 동작하는 위상 조절부(30)의 신호 파형도이다. 외부 리드 커맨드(RD)는 외부 클럭(EXTCLK)에 동기되어 커맨드 리시버(31)를 통해 인가되나, 내부에서 사용되는 리드 커맨드(IRDCMD)는 실질적으로 내부 지연량(internal delay)량만큼 지연된 신호이다. 상기 가변 지연부(32)는 상기 리드 커맨드(IRDCMD)를 (n*tCK-tREP)만큼 지연시킨다.
이후, 상기 시프트 레지스터(33)는 디엘엘 클럭(DLLCLK)에 동기하여 상기 지연 리드 커맨드(DRDCMD)를 시프트시킨다. 이때, 상기 지연 리드 커맨드(DRDCMD)는 A만큼의 셋업 마진(setup margin)을 갖는다.
한편, 반도체 장치의 클럭 주파수는 반도체 장치의 데이터 처리 속도를 나타내는 지표로, 현대 기술은 점점 클럭의 주파수를 증가시키는 방향으로 발전하고 있다. 도 2b는 도 2a보다 높은 클럭 주파수를 사용하는 반도체 메모리 장치의 출력 타이밍 제어 회로의 파형도를 나타낸다.
도 2b는 보다 높은 외부 클럭(EXTCLK) 주파수를 사용하는 출력 타이밍 제어 회로의 위상 조절부(30)의 신호 파형도이다. 도 2b는 높은 클럭 주파수로 인하여 위상 조절부(30)가 오동작 할 수 있음을 예시로 보여주고 있다.
도 2a에서와 같이 외부 리드 커맨드(RD)는 외부 클럭(EXTCLK)에 동기되어 커맨드 리시버(31)를 통해 인가되나, 내부에서 사용되는 리드 커맨드(IRDCMD)는 실질적으로 내부 지연량(internal delay)량만큼 지연된 신호이다. 상기 내부 지연량(internal delay)은 도 2a에서의 값과 동일하나, 본 실시예에서는 클럭의 주기가 짧기 때문에 상대적으로 큰 값으로 볼 수 있다. 상기 가변 지연부(32)는 상기 리드 커맨드(IRDCMD)를 (n*tCK-tREP)만큼 지연시킨다.
이후, 상기 시프트 레지스터(33)는 디엘엘 클럭(DLLCLK)에 동기하여 상기 지연 리드 커맨드(DRDCMD)를 시프트시켜야 하는데, 이 경우에는 상기 지연 리드 커맨드(DRDCMD)가 셋업 마진(setup margin)을 B만큼 초과하여 생성되었기 때문에 설정된 타이밍보다 한 주기 이후의 디엘엘 클럭(DLLCLK)에 동기하여 동작하게 된다. 따라서, 출력 인에이블 플래그 신호(OEFLAG)가 설정된 시점보다 한 주기 늦은 시점에 활성화되고, 데이터가 설정된 데이터 출력 지연 정보(CL)보다 한 주기 지연된 시점에 외부로 출력된다. 이는 전체 반도체 장치의 오동작을 야기한다.
본 발명은 고주파 클럭으로 동작하는 반도체 장치에 있어서, 데이터 지연 정보에 따라 정확한 타이밍에 데이터 출력 인에이블 플래그 신호를 생성하는 데이터 출력 타이밍 제어 회로를 제공한다.
본 발명의 일 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로는 데이터 출력 지연 정보의 코드 값에서 가변 지연량 및 데이터 출력 경로 지연량을 외부 클럭을 기준으로 카운팅한 카운팅 코드의 코드 값을 감산하여 지연 제어 코드로 출력하는 지연량 연산부; 및 리드 커맨드의 위상을 상기 외부 클럭을 각각 소정의 지연량만큼 지연시킨 복수의 지연 클럭에 순차적으로 동기하여 상기 지연 제어 코드의 코드 값만큼 시프트시키고, 시프트된 상기 리드 커맨드를 상기 가변 지연량만큼 지연시켜 출력 인에이블 플래그 신호로 출력하는 위상 조절부를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로는 외부 클럭을 인가 받아 데이터 출력 경로 지연량을 보상하기 위해 가변 지연량만큼 지연하여 디엘엘(DLL) 클럭을 생성하는 지연 고정 루프; 데이터 출력 지연 정보의 코드 값에서 상기 가변 지연량 및 상기 데이터 출력 경로 지연량을 상기 외부 클럭을 기준으로 카운팅한 카운팅 코드의 코드 값을 감산하여 지연 제어 코드로 출력하는 지연량 연산부; 및 리드 커맨드를 수신하여 상기 가변 지연량만큼 지연시키고, 상기 지연된 리드 커맨드의 위상을 상기 디엘엘 클럭을 각각 소정의 지연량만큼 지연시킨 복수의 지연 클럭에 순차적으로 동기하여 상기 지연 제어 코드의 코드 값만큼 시프트시켜 출력 인에이블 플래그 신호로 출력하는 위상 조절부를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로는 외부 클럭을 각각 소정의 지연량만큼 조절하여 복수의 지연 클럭을 생성하는 클럭 조절부; 리드 커맨드를 가장 지연량이 큰 상기 지연 클럭부터 가장 지연량이 적은 상기 지연 클럭까지 순차적으로 동기하여 지연 제어 코드의 코드 값만큼 시프트시키는 시프트 레지스터; 및 상기 시프트된 리드 커맨드를 가변 지연량만큼 지연시켜 출력 인에이블 플래그 신호로 출력하는 가변 지연부를 포함한다.
본 기술에 의하면 고주파 클럭 환경에서도 외부에서 리드 명령 인가 후 데이터 지연 정보에 따른 정확한 타이밍에 데이터를 외부로 출력하는 반도체 장치를 구현할 수 있다.
도 1은 종래의 반도체 장치의 데이터 출력 타이밍 제어 회로의 블록도,
도 2a 및 도 2b는 도 1의 위상 조절부의 신호 파형도,
도 3은 본 발명의 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로의 블록도,
도 4는 도 3의 클럭 조절부 및 시프트 레지스터의 구체적인 실시예를 나타낸 회로도,
도 5는 도 3의 반도체 장치의 데이터 출력 타이밍 제어 회로에 따른 신호 파형도,
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로의 블록도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로의 블록도이다.
도 3에 도시된 데이터 출력 타이밍 제어 회로는 지연 고정 루프(100), 지연량 연산부(200) 및 위상 조절부(300)를 포함한다.
상기 지연 고정 루프(100)는 도 1에 도시된 종래의 지연 고정 루프(10)와 동일하다. 즉, 상기 지연 고정 루프(100)는 외부 클럭(EXTCLK)을 인가받고, 상기 모델 지연 값(tREP)을 보상하기 위해 (n*tCK-tREP)만큼 지연시켜 디엘엘 클럭(DLLCLK)을 생성한다.
구체적으로 상기 지연 고정 루프(10)는, 위상 검출 신호(PDET)에 응답하여 상기 외부 클럭(EXTCLK)의 지연량을 조절하는(결국 지연량은 (n*tCK-tREP)로 조절됨) 가변지연부(110), 상기 디엘엘 클럭(DLLCLK)을 상기 모델 지연 값(tREP)만큼 지연시켜 피드백 클럭(FBCLK)을 생성하는 지연 모델부(120) 및 상기 외부 클럭(EXTCLK)과 상기 피드백 클럭(FBCLK)의 위상을 비교하여 상기 위상 검출 신호(PDET)를 생성하는 위상 비교부(130)를 포함한다.
상기 지연량 연산부(200)도 도 1에 도시된 종래의 지연량 연산부(20)와 동일하다. 즉, 상기 지연량 연산부(200)는 데이터 출력 지연 정보(CL)의 코드 값에서, 출력 리셋 펄스 신호(OERST)의 지연량((n*tCK-tREP)+ (tREP), 즉 (n*tCK))을 외부 클럭(EXTCLK)을 기준으로 카운팅한 카운팅 코드(N)의 코드 값을 감산하여 지연 제어 코드(CL-N)로 출력한다.
구체적으로 상기 지연량 연산부(200)는, 출력 리셋 펄스 신호(OERST)를 상기 위상 검출 신호(PDET)에 응답하여 (n*tCK-tREP)만큼 지연시키는 가변 지연부(210) 및 (tREP)만큼 지연시키는 지연 모델부(220)(이를 합쳐서 리셋 펄스 지연부라고 하고, 상기 리셋 펄스 지연부의 출력 신호를 지연 출력 리셋 펄스 신호(DOERST)라고 정의한다), 외부 클럭(EXTCLK)에 동기하여 상기 출력 리셋 펄스 신호(OERST)에 응답하여 카운팅을 시작하고 상기 지연 출력 리셋 펄스 신호(DOERST)에 응답하여 카운팅을 종료하여 카운팅 코드(N)를 생성하는 카운터부(230) 및 상기 데이터 출력 지연 정보(CL)를 갖는 코드 값에서 상기 카운팅 코드(N)의 코드 값을 감산하여 상기 지연 제어 코드(CL-N)로 출력하는 연산부(240)를 포함한다.
상기 위상 조절부(300)는 커맨드 리시버(310), 가변 지연부(320), 클럭 조절부(330) 및 시프트 레지스터(340)를 포함한다.
상기 커맨드 리시버(310)는 외부 리드 커맨드(RD)를 수신하여 반도체 장치 내부에 리드 동작을 명령하는 리드 커맨드(IRDCMD)를 출력한다. 이상적인 커맨드 리시버(310)는 외부 리드 커맨드(RD)로부터 위상 지연없이 리드 커맨드(IRDCMD)를 출력하나, 실제 회로에서는 내부 지연량(internal delay)에 의한 지연이 발생한다.
상기 가변 지연부(320)는 상기 위상 검출 신호(PDET)에 응답하여 상기 리드 커맨드(IRDCMD)를 지연하여 지연 리드 커맨드(DRDCMD)로 출력한다. 상기 위상 검출 신호(PDET)는 상기 외부 클럭(EXTCLK)과 상기 피드백 클럭의 위상이 동일해질때까지 활성화되는 클럭으로, 결국 가변 지연부(320)의 지연량을 (n*tCK-tREP)가 되도록 조절한다.
상기 클럭 조절부(330)는 상기 시프트 레지스터(340)의 동작에 필요한 클럭을 생성하여 제공하는 구성으로, 상기 디엘엘 클럭(DLLCLK)을 각각 소정의 지연량만큼 조절하여 복수의 지연 클럭(delay1~5)을 생성한다. 그리고, 상기 복수의 지연 클럭(delay1~5)를 상기 시프트 레지스터(340)로 제공한다. 이때, 상기 지연 클럭(delay1~5)의 개수는 가변적이며, 어떠한 값으로든 회로에 적합하게 설정할 수 있다.
상기 시프트 레지스터(340)는 상기 클럭 조절부(330)로부터 제공되는 상기 지연 클럭(delay1~5)에 순차적으로 동기하여 상기 지연 리드 커맨드(DRDCMD)를 상기 지연 제어 코드(CL-N)의 코드 값만큼 시프트시켜 출력 인에이블 플래그 신호(OEFLAG)로 출력한다. 구체적으로 상기 시프트 레지스터(340)는 상기 지연 리드 커맨드(DRDCMD)를 가장 지연량이 큰 상기 지연 클럭(delay5)부터 가장 지연량이 작은 상기 지연 클럭(delay1)까지 순차적으로 동기하여 상기 지연 제어 코드(CL-N)의 코드 값만큼 시프트시킨다.
도 4는 상기 클럭 조절부(330) 및 상기 시프트 레지스터(340)의 구체적인 실시예를 나타낸 회로도이다.
상기 클럭 조절부(330)는 직렬로 연결된 복수의 지연단(BUF1~4)를 포함한다. 상기 복수의 지연 클럭(delay1~5)은 각각 상기 복수의 지연단(BUF1~4) 중 어느 하나에서 출력되는 신호로 볼 수 있다. 예컨대, 상기 제 1 지연 클럭(delay1)은 디엘엘 클럭(DLLCLK)을 그대로 출력한 신호, 상기 제 2 지연 클럭(delay2)는 상기 제 1 지연 클럭(delay1)을 제 1 지연단(BUF1)만큼 지연 출력한 신호, 상기 제 3 지연 클럭(delay3)는 상기 제 2 지연 클럭(delay2)을 제 2 지연단(BUF2)만큼 지연 출력한 신호, 상기 제 4 지연 클럭(delay4)는 상기 제 3 지연 클럭(delay3)을 제 3 지연단(BUF3)만큼 지연 출력한 신호, 상기 제 5 지연 클럭(delay5)는 상기 제 4 지연 클럭(delay4)을 제 4 지연단(BUF4)만큼 지연 출력한 신호이다.
따라서, 상기 제 5 지연 클럭(delay5)는 상기 제 4 지연 클럭(delay4)보다 지연량이 많고, 상기 제 4 지연 클럭(delay4)는 상기 제 3 지연 클럭(delay3)보다 지연량이 많으며, 상기 제 3 지연 클럭(delay3)은 상기 제 2 지연 클럭(delay2)보다 지연량이 많고, 상기 제 2 지연 클럭(delay2)는 상기 제 1 지연 클럭(delay1)보다 지연량이 많게 설정된다.
상기 시프트 레지스터(340)는 직렬로 연결된 복수의 디플립플롭(DFF1~5)을 포함한다. 직렬로 연결된 상기 복수의 디플립플롭(DFF1~5)은 순차적으로 가장 지연량이 많은 상기 제 5 지연 클럭(delay5)에서부터 가장 지연량이 적은 상기 제 1 지연 클럭까지 각각의 신호에 동기하여 상기 지연 리드 커맨드(DFDCMD)의 위상을 시프트시킨다.
상기 시프트 레지스터(340)의 구체적인 동작을 설명하면 다음과 같다. 제 1 디플립플롭(DFF1)은 상기 지연 리드 커맨드(DRDCMD)를 상기 제 5 지연 클럭(delay5)에 동기하여 시프트시킨다. 상기 제 2 디플립플롭(DFF2)은 상기 제 1 디플립플롭(DFF1)의 출력(out1)을 상기 제 4 지연 클럭(delay4)에 동기하여 시프트시킨다. 상기 제 3 디플립플롭(DFF3)은 상기 제 2 디플립플롭(DFF2)의 출력(out2)을 상기 제 3 지연 클럭(delay3)에 동기하여 시프트시킨다. 상기 제 4 디플립플롭(DFF4)은 상기 제 3 디플립플롭(DFF3)의 출력(out3)을 상기 제 2 지연 클럭(delay2)에 동기하여 시프트시킨다. 상기 제 5 디플립플롭(DFF5)은 상기 제 4 디플립플롭(DFF4)의 출력(out4)을 상기 제 1 지연 클럭(delay1)에 동기하여 시프트시킨 신호(out5)를 출력한다.
따라서, 상기 지연 리드 커맨드(DRDCMD)는 시프트되는 각 단계마다 서로 다른 위상의 지연 클럭(delay1~5)으로 지연된다.
이때, 상기 지연 제어 코드(CL-N)의 코드 값은 설정에 따라 가변적이기 때문에, 상기 시프트 레지스터(340)는 상기 지연 제어 코드(CL-N)의 코드 값에 응답하여 상기 복수의 디플립플롭(DFF1~5)에 의한 상기 지연 리드 커맨드(DRDCMD)의 지연량을 선택할 수 있는 먹스(342))를 더 포함할 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로의 파형도이다.
우선 상기 지연 제어 코드(CL-N)의 코드 값이 5로 설정되었다고 가정하자.
고주파로 동작하는 외부 클럭(EXTCLK)에 동기하여 외부 리드 커맨드(RD)이 인가되면, 내부 지연량(internal delay)만큼 지연되어 리드 커맨드(IRDCMD)가 반도체 장치 내부에서 생성된다. 상기 리드 커맨드(IRDCMD)는 가변 지연부(320)에 의해 (n*tCK-tREP)만큼 지연되어 지연 리드 커맨드(DRDCMD)로 출력된다.
이때, 시프트 레지스터(340)가 상기 지연 리드 커맨드(DRDCMD)를 디엘엘 클럭(DLLCLK)에 동기하여 시프트시킨다면, 앞서 설명한 바와 같이 셋업 마진(setup margin)이 없기 때문에 데이터 출력 타이밍의 오류를 야기할 수 있다. 즉, 상기 지연 리드 커맨드(DRDCMD)를 디엘엘 클럭(DLLCLK)에 동기하여 시프트시키면 최종 출력 인에이블 플래그 신호(OEFLAG)가 한 클럭 주기만큼 지연되어 활성화되게 된다.
따라서, 본 발명은 상기 디엘엘 클럭(DLLCLK)을 각각 소정 시간 지연 시킨 복수의 지연 클럭(delay1~5)에 동기하여 상기 지연 리드 커맨드(DRDCMD)를 시프트시킨다. 상기 지연 리드 커맨드(DRDCMD)를 순차적으로 가장 지연량이 많은 제 5 지연 클럭(delay5)에서부터 가장 지연량이 적은 제 1 지연 클럭(delay1)에 동기하여 지연시킴으로써, 가장 마지막의 출력 신호(out5)는 설정된 타이밍에 디엘엘 클럭(DLLCLK)에 동기하여 출력되게 된다. 따라서 고주파 클럭 조건에서의 셋업 마진 부족에 의한 문제점을 해소할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로의 블록도이다.
앞서 설명한 도 3의 데이터 출력 타이밍은 가변 지연부(320)가 우선 리드 커맨드(IRDCMD)를 지연시키고, 이후 시프트 레지스터(340)가 상기 지연 리드 커맨드(DRDCMD)를 시프트시키도록 구성되었다.
그러나, 상기 가변지연부(320)와 시프트 레지스터(340)는 꼭 상기와 같은 방식으로 배치되어야 하는 것은 아니고, 순서를 바꾸어서도 설계할 수 있다. 다만, 이 경우 상기 시프트 레지스터(340)는 디엘엘 클럭(DLLCLK)이 아닌 외부 클럭(EXTCLK)에 동기하여 동작한다. 왜냐하면, 출력 경로 지연량(tREP)에 대한 보상이 이루어지지 않은 리드 커맨드(IRDCMD)를 시프트시키기 때문이다.
도 6에 도시된 상기 데이터 출력 타이밍 제어 회로는 지연 고정 루프(100), 지연량 연산부(200) 및 위상 조절부(400)를 포함한다.
상기 지연 고정 루프(100) 및 상기 지연량 연산부(200)는 도 3에서 설명한 회로와 구성 및 동작이 동일하다.
상기 위상 조절부(400)는 커맨드 리시버(410), 클럭 조절부(430), 시프트 레지스터(440) 및 가변 지연부(420)를 포함한다.
상기 커맨드 리시버(410)는 외부 리드 커맨드(RD)를 수신하여 반도체 장치 내부에 리드 동작을 명령하는 리드 커맨드(IRDCMD)를 출력한다. 앞서 설명한 바와 같이 이상적인 커맨드 리시버(410)는 외부 리드 커맨드(RD)로부터 위상 지연없이 리드 커맨드(IRDCMD)를 출력하나, 실제 회로에서는 내부 지연량(internal delay)에 의한 지연이 발생한다.
상기 클럭 조절부(430)는 상기 시프트 레지스터(440)의 동작에 필요한 클럭을 생성하여 제공하는 구성으로, 상기 외부 클럭(EXTCLK)을 각각 소정의 지연량만큼 조절하여 복수의 지연 클럭(delay1~5)을 생성한다. 그리고, 상기 복수의 지연 클럭(delay1~5)를 상기 시프트 레지스터(440)로 제공한다. 이때, 상기 지연 클럭(delay1~5)의 개수는 가변적이며, 어떠한 값으로든 회로에 적합하게 설정할 수 있다.
상기 시프트 레지스터(440)는 상기 클럭 조절부(430)로부터 제공되는 상기 지연 클럭(delay1~5)에 순차적으로 동기하여 상기 리드 커맨드(IRDCMD)를 상기 지연 제어 코드(CL-N)의 코드 값만큼 시프트시켜 시프트 리드 커맨드(SRDCMD)로 출력한다. 구체적으로 상기 시프트 레지스터(440)는 상기 리드 커맨드(RDCMD)를 가장 지연량이 큰 상기 지연 클럭(delay5)부터 가장 지연량이 작은 상기 지연 클럭(delay1)까지 순차적으로 동기하여 상기 지연 제어 코드(CL-N)의 코드 값만큼 시프트시킨다.
상기 클럭 조절부(430) 및 상기 시프트 레지스터(440)의 구체적인 구성은 앞서 도 4에서 도시된 구성과 거의 유사하다. 다만, 상기 클럭 조절부(430)는 디엘엘 클럭(DLLCLK)이 아닌 외부 클럭(EXTCLK)을 지연시켜 지연 클럭(delay1~5)을 출력한다는 점, 상기 시프트 레지스터(440)는 (n*tCK-tREP)만큼 지연되지 않은 리드 커맨드(IRDCMD)를 시프트 시켜 시프트 리드 커맨드(SRDCMD)로 출력하는 점이 상이하다.
상기 가변 지연부(420)는 지연 고정 루프(100)에서 인가되는 위상 검출 신호(PDET)에 응답하여 상기 시프트 리드 커맨드(SRDCMD)를 지연하여 출력 인에이블 플래스 신호(OEFLAG)로 출력한다. 구체적인 동작은 도 3의 가변 지연부(320)와 유사하다. 상기 시프트 리드 커맨드(SRDCMD)는 외부 클럭(EXTCLK)에 동기된 신호이나, 상기 가변 지연부(420)를 거치면서 비로소 디엘엘 클럭(DLLCLK)에 동기된 신호가 된다.
결국, 도 6에 도시된 데이터 출력 타이밍 제어회로도 또한 도 3에 도시된 회로와 같이 시프트 레지스터(440)가 위상이 조절된 클럭에 동기하여 동작하게 함으로써 셋업 마진을 확보할 수 있도록한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 지연 고정 루프 200 : 지연량 연산부
300 : 위상 조절부 330 : 클럭 조절부
340 : 시프트 레지스터

Claims (20)

  1. 데이터 출력 지연 정보의 코드 값에서 가변 지연량 및 데이터 출력 경로 지연량을 외부 클럭을 기준으로 카운팅한 카운팅 코드의 코드 값을 감산하여 지연 제어 코드로 출력하는 지연량 연산부; 및
    리드 커맨드의 위상을 상기 외부 클럭을 각각 소정의 지연량만큼 지연시킨 복수의 지연 클럭에 순차적으로 동기하여 상기 지연 제어 코드의 코드 값만큼 시프트시키고, 시프트된 상기 리드 커맨드를 상기 가변 지연량만큼 지연시켜 출력 인에이블 플래그 신호로 출력하는 위상 조절부를 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  2. 제 1 항에 있어서,
    상기 가변 지연량은, 상기 외부 클럭의 n(n은 자연수) 주기 내에서 상기 데이터 출력 경로의 지연량을 보상한 값인 반도체 장치의 데이터 출력 타이밍 제어 회로.
  3. 제 1 항에 있어서,
    상기 지연량 연산부는,
    출력 리셋 펄스 신호를 상기 가변 지연량 및 상기 데이터 출력 경로 지연량만큼 지연시켜 지연 출력 리셋 펄스 신호를 생성하는 리셋 펄스 지연부;
    상기 외부 클럭을 기준으로 상기 출력 리셋 펄스 신호의 활성화 타이밍에 카운팅을 시작하고, 상기 지연 출력 리셋 펄스 신호의 활성화 타이밍에 상기 카운팅을 종료하여 상기 카운팅 코드를 생성하는 카운터부; 및
    상기 데이터 출력 지연 정보를 갖는 코드 값에서 상기 카운팅 코드의 코드 값을 감산하여 상기 지연 제어 코드로 출력하는 연산부를 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  4. 제 1 항에 있어서,
    상기 위상 조절부는,
    상기 외부 클럭을 각각 소정의 지연량만큼 조절하여 복수의 지연 클럭을 생성하는 클럭 조절부;
    상기 리드 커맨드를 가장 지연량이 큰 상기 지연 클럭부터 가장 지연량이 적은 상기 지연 클럭까지 순차적으로 동기하여 상기 지연 제어 코드의 코드 값만큼 시프트시키는 시프트 레지스터; 및
    상기 시프트된 리드 커맨드를 상기 가변 지연량만큼 지연시켜 상기 출력 인에이블 플래그 신호로 출력하는 가변 지연부를 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  5. 제 4 항에 있어서,
    상기 가변 지연량은, 상기 외부 클럭의 n(n은 자연수) 주기 내에서 상기 데이터 출력 경로의 지연량을 보상한 값인 반도체 장치의 데이터 출력 타이밍 제어 회로.
  6. 제 4 항에 있어서,
    상기 클럭 조절부는,
    상기 외부 클럭을 지연시키는 직렬로 연결된 복수의 지연단을 포함하고, 상기 복수의 지연 클럭은 각각 상기 복수의 지연단 중 어느 하나의 지연단에서 출력되는 신호인 반도체 장치의 데이터 출력 타이밍 제어 회로.
  7. 제 4 항에 있어서,
    상기 시프트 레지스터는,
    상기 리드 커맨드를 시프트 시키는 직렬로 연결된 복수의 디플립플롭을 포함하고,
    직렬로 연결된 상기 복수의 디플립플롭은 순차적으로 가장 지연량이 많은 상기 지연 클럭에서부터 가장 지연량이 적은 상기 지연 클럭까지 각각의 신호에 동기하여 동작하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  8. 제 7 항에 있어서,
    상기 시프트 레지스터는,
    상기 지연 제어 코드의 코드 값에 응답하여 상기 복수의 디플립플롭에 의한 상기 리드 커맨드의 지연량을 선택할 수 있는 먹스를 더 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  9. 외부 클럭을 가변 지연량만큼 지연하여 디엘엘(DLL) 클럭을 생성하는 지연 고정 루프;
    데이터 출력 지연 정보의 코드 값에서 상기 가변 지연량 및 상기 데이터 출력 경로 지연량을 상기 외부 클럭을 기준으로 카운팅한 카운팅 코드의 코드 값을 감산하여 지연 제어 코드로 출력하는 지연량 연산부; 및
    리드 커맨드를 수신하여 상기 가변 지연량만큼 지연시키고, 상기 지연된 리드 커맨드의 위상을 상기 지연 제어 코드의 코드 값만큼 시프트시켜 출력 인에이블 플래그 신호로 출력하는 위상 조절부를 포함하고,
    상기 위상 조절부는, 상기 디엘엘 클럭을 각각 소정의 지연량만큼 지연시킨 복수의 지연 클럭에 순차적으로 동기하여 상기 지연된 리드 커맨드의 위상을 제어 코드의 코드 값만큼 시프트시키는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  10. 제 9 항에 있어서,
    상기 가변 지연량은, 상기 외부 클럭의 n(n은 자연수) 주기 내에서 상기 데이터 출력 경로의 지연량을 보상한 값인 반도체 장치의 데이터 출력 타이밍 제어 회로.
  11. 제 9 항에 있어서,
    상기 지연량 연산부는,
    출력 리셋 펄스 신호를 상기 가변 지연량 및 상기 데이터 출력 경로 지연량만큼 지연시켜 지연 출력 리셋 펄스 신호를 생성하는 리셋 펄스 지연부;
    상기 외부 클럭을 기준으로 상기 출력 리셋 펄스 신호의 활성화 타이밍에 카운팅을 시작하고, 상기 지연 출력 리셋 펄스 신호의 활성화 타이밍에 상기 카운팅을 종료하여 상기 카운팅 코드를 생성하는 카운터부; 및
    상기 데이터 출력 지연 정보를 갖는 코드 값에서 상기 카운팅 코드의 코드 값을 감산하여 상기 지연 제어 코드로 출력하는 연산부를 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  12. 제 9 항에 있어서,
    상기 위상 조절부는,
    상기 리드 커맨드를 상기 가변 지연량만큼 지연시켜 상기 지연 리드 커맨드로 출력하는 가변 지연부;
    상기 디엘엘 클럭을 각각 소정의 지연량만큼 조절하여 복수의 지연 클럭을 생성하는 클럭 조절부; 및
    상기 지연 리드 커맨드를 가장 지연량이 많은 상기 지연 클럭부터 가장 지연량이 적은 상기 지연 클럭까지 순차적으로 동기하여 상기 지연 제어 코드의 코드 값만큼 시프트시키는 시프트 레지스터를 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  13. 제 12 항에 있어서,
    상기 클럭 조절부는,
    상기 디엘엘 클럭을 지연시키는 직렬로 연결된 복수의 지연단을 포함하고, 상기 복수의 지연 클럭은 각각 상기 복수의 지연단 중 어느 하나의 지연단에서 출력되는 신호인 반도체 장치의 데이터 출력 타이밍 제어 회로.
  14. 제 12 항에 있어서,
    상기 시프트 레지스터는,
    상기 지연 리드 커맨드를 시프트 시키는 직렬로 연결된 복수의 디플립플롭을 포함하고,
    직렬로 연결된 상기 복수의 디플립플롭은 순차적으로 가장 지연량이 많은 상기 지연 클럭에서부터 가장 지연량이 적은 상기 지연 클럭까지 각각의 신호에 동기하여 동작하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  15. 제 14 항에 있어서,
    상기 시프트 레지스터는,
    상기 지연 제어 코드의 코드 값에 응답하여 상기 복수의 디플립플롭에 의한 상기 리드 커맨드의 지연량을 선택할 수 있는 먹스를 더 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  16. 외부 클럭을 각각 소정의 지연량만큼 조절하여 복수의 지연 클럭을 생성하는 클럭 조절부;
    리드 커맨드를 가장 지연량이 큰 상기 지연 클럭부터 가장 지연량이 적은 상기 지연 클럭까지 순차적으로 동기하여 지연 제어 코드의 코드 값만큼 시프트시키는 시프트 레지스터; 및
    상기 시프트된 리드 커맨드를 가변 지연량만큼 지연시켜 출력 인에이블 플래그 신호로 출력하는 가변 지연부를 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  17. 제 16 항에 있어서,
    상기 가변 지연량은, 상기 외부 클럭의 n(n은 자연수) 주기 내에서 데이터 출력 경로의 지연량을 보상한 값인 반도체 장치의 데이터 출력 타이밍 제어 회로.
  18. 제 16 항에 있어서,
    상기 클럭 조절부는,
    상기 외부 클럭을 지연시키는 직렬로 연결된 복수의 지연단을 포함하고, 상기 복수의 지연 클럭은 각각 상기 복수의 지연단 중 어느 하나의 지연단에서 출력되는 신호인 반도체 장치의 데이터 출력 타이밍 제어 회로.
  19. 제 16 항에 있어서,
    상기 시프트 레지스터는,
    상기 리드 커맨드를 시프트 시키는 직렬로 연결된 복수의 디플립플롭을 포함하고,
    직렬로 연결된 상기 복수의 디플립플롭은 순차적으로 가장 지연량이 많은 상기 지연 클럭에서부터 가장 지연량이 적은 상기 지연 클럭까지 각각의 신호에 동기하여 동작하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  20. 제 19 항에 있어서,
    상기 시프트 레지스터는,
    상기 지연 제어 코드의 코드 값에 응답하여 상기 복수의 디플립플롭에 의한 상기 리드 커맨드의 지연량을 선택할 수 있는 먹스를 더 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
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US13/601,661 US8872557B2 (en) 2012-02-20 2012-08-31 Data output timing control circuit for semiconductor apparatus
CN201210555005.1A CN103258561B (zh) 2012-02-20 2012-12-19 半导体装置的数据输出定时控制电路
JP2012281964A JP5955764B2 (ja) 2012-02-20 2012-12-26 半導体装置のデータ出力タイミング制御回路
US14/495,014 US9030242B2 (en) 2012-02-20 2014-09-24 Data output timing control circuit for semiconductor apparatus

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170075473A (ko) * 2015-12-23 2017-07-03 에스케이하이닉스 주식회사 신호 쉬프팅 회로, 베이스 칩 및 이를 포함하는 반도체 시스템
KR20170137451A (ko) * 2016-06-03 2017-12-13 에스케이하이닉스 주식회사 온 다이 터미네이션 기능을 갖는 반도체 장치

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101893185B1 (ko) * 2012-02-20 2018-08-29 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 타이밍 제어 회로
KR101998750B1 (ko) * 2012-07-16 2019-10-01 에스케이하이닉스 주식회사 반도체 장치
KR102163431B1 (ko) * 2014-03-05 2020-10-08 에스케이하이닉스 주식회사 반도체 장치 및 그를 포함하는 반도체 시스템
KR20160029391A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 반도체 장치의 출력 타이밍 제어 회로 및 방법
KR102225314B1 (ko) * 2014-11-17 2021-03-10 에스케이하이닉스 주식회사 반도체 장치 및 동작 방법
WO2016081192A1 (en) 2014-11-20 2016-05-26 Rambus Inc. Memory systems and methods for improved power management
KR20160069093A (ko) * 2014-12-05 2016-06-16 에스케이하이닉스 주식회사 클럭 데이터 리커버리 회로 및 이를 이용하는 시스템
KR101671018B1 (ko) * 2015-04-22 2016-10-31 (주)이즈미디어 스큐 자동 보정 방법 및 장치
CN105677593B (zh) * 2016-01-11 2018-09-28 福州瑞芯微电子股份有限公司 芯片存储器写操作时序路径自适应调节方法及装置
CN105701041B (zh) * 2016-01-11 2018-09-28 福州瑞芯微电子股份有限公司 芯片自适应调节读数时序路径的方法和装置
JP6596051B2 (ja) * 2016-10-28 2019-10-23 インテグレイテッド シリコン ソリューション インコーポレイテッド 同期半導体集積回路内のクロック式指令タイミング調節
KR102649157B1 (ko) * 2016-11-21 2024-03-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US10090026B2 (en) * 2017-02-28 2018-10-02 Micron Technology, Inc. Apparatuses and methods for providing internal memory commands and control signals in semiconductor memories
US10276223B2 (en) 2017-04-24 2019-04-30 Taiwan Semiconductor Manufacturing Company Limited Memory device for generating word line signals having varying pulse widths
KR102544182B1 (ko) * 2018-05-08 2023-06-16 에스케이하이닉스 주식회사 반도체 장치
US10838799B2 (en) * 2018-08-20 2020-11-17 Micron Technology, Inc. Parallel error calculation
KR20210074429A (ko) * 2019-12-11 2021-06-22 삼성전자주식회사 클럭 신호를 보상하기 위한 보상 회로 및 그것을 포함하는 메모리 장치
US11217298B2 (en) * 2020-03-12 2022-01-04 Micron Technology, Inc. Delay-locked loop clock sharing
CN111724834B (zh) * 2020-06-24 2022-05-10 群联电子股份有限公司 均衡器电路、存储器存储装置及信号调整方法
CN116418320B (zh) * 2023-03-28 2024-03-29 成都电科星拓科技有限公司 一种自动调整多路分频器延迟相等的方法及电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070098038A (ko) * 2006-03-30 2007-10-05 주식회사 하이닉스반도체 데이터 출력 인에이블 신호 제어 회로
KR20110112012A (ko) * 2010-04-06 2011-10-12 주식회사 하이닉스반도체 데이터출력제어회로

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100425472B1 (ko) * 2001-11-12 2004-03-30 삼성전자주식회사 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로및 출력 제어 신호 발생 방법
KR101197280B1 (ko) * 2005-07-15 2012-11-05 삼성전자주식회사 타임 스탬프를 이용한 타임 동기 방법 및 장치
JP2008071018A (ja) * 2006-09-13 2008-03-27 Matsushita Electric Ind Co Ltd メモリインターフェース回路
KR100931026B1 (ko) * 2008-07-10 2009-12-10 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
KR100988809B1 (ko) * 2008-11-06 2010-10-20 주식회사 하이닉스반도체 반도체 메모리 장치 및 출력인에이블 신호 생성 방법
KR100985410B1 (ko) * 2008-12-30 2010-10-06 주식회사 하이닉스반도체 반도체 장치
KR101043722B1 (ko) * 2010-02-04 2011-06-27 주식회사 하이닉스반도체 레이턴시 제어회로 및 이를 포함하는 반도체 메모리장치
KR101163048B1 (ko) * 2010-12-07 2012-07-05 에스케이하이닉스 주식회사 출력 타이밍 제어회로 및 그를 이용하는 반도체 장치
KR101208961B1 (ko) * 2011-01-28 2012-12-06 에스케이하이닉스 주식회사 레이턴시 제어 회로 및 방법
KR20120119441A (ko) * 2011-04-21 2012-10-31 에스케이하이닉스 주식회사 레이턴시 조절 회로, 이를 포함하는 반도체 메모리 장치 및 레이턴시 조절 방법
KR101893185B1 (ko) * 2012-02-20 2018-08-29 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 타이밍 제어 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070098038A (ko) * 2006-03-30 2007-10-05 주식회사 하이닉스반도체 데이터 출력 인에이블 신호 제어 회로
KR20110112012A (ko) * 2010-04-06 2011-10-12 주식회사 하이닉스반도체 데이터출력제어회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170075473A (ko) * 2015-12-23 2017-07-03 에스케이하이닉스 주식회사 신호 쉬프팅 회로, 베이스 칩 및 이를 포함하는 반도체 시스템
KR20170137451A (ko) * 2016-06-03 2017-12-13 에스케이하이닉스 주식회사 온 다이 터미네이션 기능을 갖는 반도체 장치

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