KR20080043577A - 반도체 메모리 장치의 클럭 공급 회로 및 방법 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치의 클럭 공급 회로는, 내부 클럭과 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하는 위상 비교 수단; 상기 위상 비교 신호의 입력에 대응하여 지연 제어 신호를 생성하는 지연 제어 수단; 상기 지연 제어 신호의 입력에 대응하여 상기 내부 클럭을 지연시켜 로컬 클럭을 출력하는 지연 수단; 및 상기 내부 클럭이 플립플롭 회로에 입력되기까지의 지연 경로에 존재하는 지연값을 상기 로컬 클럭에 부여하여 상기 피드백 클럭을 생성하는 지연 보상 수단;을 포함하는 것을 특징으로 한다.
메모리 뱅크, 클럭, 지연 보상

Description

반도체 메모리 장치의 클럭 공급 회로 및 방법{Circuit and Method for Supplying Clock in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 클럭 공급 동작을 설명하기 위한 도면,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 클럭 공급 동작을 설명하기 위한 도면,
도 3은 도 2에 도시한 반도체 메모리 장치의 클럭 공급 회로의 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 메모리 뱅크 20 : 클럭 공급원
30 : 플립플롭 회로 40 : 클럭 공급 회로
본 발명은 반도체 메모리 장치의 클럭 공급 회로 및 방법에 관한 것으로, 메모리 뱅크의 각 영역에 균일한 타이밍의 클럭을 공급하는 반도체 메모리 장치의 클럭 공급 회로 및 방법에 관한 것이다.
일반적으로 SDRAM(Synchronous Dynamic Random Access Memory)과 같은 반도 체 메모리 장치는 클럭(Clock)을 입력 받아 어드레스 및 데이터를 이에 동기시켜 입출력 동작을 수행함으로써, 그 동작 속도를 향상시킨다. 이와 같은 반도체 메모리 장치의 내부의 메모리 뱅크에는 클럭을 이용하는 각 플립플롭 회로들이 구비되며, 각각의 플립플롭 회로들이 클럭의 입력에 따라 균일한 타이밍에 동작할수록 반도체 메모리 장치의 동작 효율이 향상된다.
이하, 종래의 기술에 따른 반도체 메모리 장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 클럭 공급 동작을 설명하기 위한 도면이다.
도면에는 반도체 메모리 장치 내에 4개의 메모리 뱅크(10)가 구비되는 것을 예로 들어 나타내었다. 일반적으로 반도체 메모리 장치에는 메모리 뱅크(10)가 배치된 영역의 중앙부에 클럭 공급원(20)이 배치되어 메모리 뱅크(10)별로 내부 클럭(clk_int)이 공급되는 속도가 다르지 않게 한다.
상기 메모리 뱅크(10) 내에는 복수 개의 플립플롭 회로(30)가 구비되어 데이터의 입출력 동작이 상기 내부 클럭(clk_int)에 동기되도록 한다. 도면에는 상기 클럭 공급원(20)의 가까이에 배치된 플립플롭 회로(30)와 상기 클럭 공급원(20)에서 상대적으로 먼 위치에 배치된 플립플롭 회로(30)를 구분하여 도시하였다.
이처럼 상기 클럭 공급원(20)에서 메모리 뱅크(10) 내의 각 플립플롭 회로(30)에 상기 내부 클럭(clk_int)이 공급되는 경로의 길이가 균일하지 않으면, 각 경로에 존재하는 저항에 의하여 각 플립플롭 회로(30)의 동작 타이밍 차이가 발생하게 된다. 즉, 상기 클럭 공급원(20)과 가까이에 배치된 플립플롭 회로(30)가 상기 클럭 공급원(20)에서 멀리 떨어져 배치된 플립플롭 회로(30)보다 먼저 동작하게 되는데, 그로 인해 상기 내부 클럭(clk_int)에 동기되는 어드레스 또는 데이터의 유효 구간이 감소된다. 실제로 이와 같은 동작 타이밍의 차이는 상기 내부 클럭(clk_int)의 주기의 50% 정도로 발생하기도 한다.
상술한 바와 같이, 종래의 기술에 따른 반도체 메모리 장치에서는 클럭 공급원과 메모리 뱅크 내의 복수 개의 플립플롭 회로와의 거리가 균일하지 않음으로 인해, 각 플립플롭 회로의 동작 타이밍의 차이가 존재하였고, 그에 따라 어드레스 또는 데이터의 유효 구간이 감소하는 등의 부작용이 발생하였다. 그리고 이와 같은 부작용은 고주파의 클럭을 사용하면 더 심화되어, 반도체 메모리 장치의 고속화 구현을 어렵게 하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 클럭 공급원으로부터 메모리 뱅크 내의 각 플립플롭 회로에 전달되는 클럭의 지연량을 미리 계산하여 그 지연량 만큼 앞선 클럭을 공급함으로써 각 플립플롭 회로에 클럭이 전달되는 타이밍이 균일하도록 하는 반도체 메모리 장치의 클럭 공급 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메 모리 장치의 클럭 공급 회로는, 내부 클럭과 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하는 위상 비교 수단; 상기 위상 비교 신호의 입력에 대응하여 지연 제어 신호를 생성하는 지연 제어 수단; 상기 지연 제어 신호의 입력에 대응하여 상기 내부 클럭을 지연시켜 로컬 클럭을 출력하는 지연 수단; 및 상기 내부 클럭이 플립플롭 회로에 입력되기까지의 지연 경로에 존재하는 지연값을 상기 로컬 클럭에 부여하여 상기 피드백 클럭을 생성하는 지연 보상 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 클럭 공급 방법은, a) 내부 클럭과 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하는 단계; b) 상기 위상 비교 신호의 입력에 대응하여 지연 제어 신호를 생성하는 단계; c) 상기 지연 제어 신호의 입력에 대응하여 상기 내부 클럭을 지연시켜 로컬 클럭을 출력하는 단계; 및 d) 상기 내부 클럭이 플립플롭 회로에 입력되기까지의 지연 경로에 존재하는 지연값을 상기 로컬 클럭에 부여하여 상기 피드백 클럭을 생성하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 클럭 공급 동작을 설명하기 위한 도면으로서, 종래 기술을 도시한 도 1에서와 마찬가지로 반도체 메모리 장치 내에 4개의 메모리 뱅크(10)가 구비되는 것을 예로 들어 나타낸 것이다.
여기에서도 메모리 뱅크(10)가 배치된 영역의 중앙부에 클럭 공급원(20)이 배치되어 있다. 그리고 상기 메모리 뱅크(10) 내에는 복수 개의 플립플롭 회로(30)가 구비되어 있다.
그리고 상기 클럭 공급원(20)의 가까이에 배치된 플립플롭 회로(30)와 상기 클럭 공급원(20)에서 상대적으로 먼 위치에 배치된 플립플롭 회로(30)의 상기 내부 클럭(clk_int)의 입력 타이밍을 맞추기 위해 본 발명의 클럭 공급 회로(40)가 배치되었다.
상기 클럭 공급 회로(40)는 상기 플립플롭 회로(30)가 배치되는 영역의 수만큼 구비된다. 즉, 상기 플립플롭 회로(30)는 메모리 뱅크(10) 내의 각 영역에 배치되나, 상기 내부 클럭(clk_int)의 지연 시간의 차이가 서로 그다지 크지 않은 복수 개의 플립플롭 회로(30)는 클럭 공급 회로(40)와 매칭되어 클럭을 공급 받는다. 도면에는 하나의 메모리 뱅크(10)당 두 개의 클럭 공급 회로(40)가 구비되는 것을 나타내었으며, 이와 같은 클럭 공급 회로(40)의 배치는 설계자가 임의로 구현할 수 있다.
복수 개 구비되는 상기 클럭 공급 회로(40)는 상기 내부 클럭(clk_int)이 각각의 플립플롭 회로(30)에 공급될 때 갖게 되는 지연량을 미리 계산하여 그 지연량 만큼 앞선 클럭을 각각 출력한다. 따라서 상기 클럭 공급원(20)의 가까이에 위치한 플립플롭 회로(30)와 상기 클럭 공급원(20)과 상대적으로 멀리 떨어진 플립플롭 회로(30)는 같은 타이밍에 동작할 수 있게 된다.
도 3은 도 2에 도시한 반도체 메모리 장치의 클럭 공급 회로의 구성도이다.
도시한 바와 같이, 상기 클럭 공급 회로(40)는, 상기 내부 클럭(clk_int)과 피드백 클럭(clk_fb)의 위상을 비교하여 위상 비교 신호(phcmp)를 출력하는 위상 비교 수단(410), 상기 위상 비교 신호(phcmp)의 입력에 대응하여 지연 제어 신호(dlycont)를 생성하는 지연 제어 수단(420), 상기 지연 제어 신호(dlycont)의 입력에 대응하여 상기 내부 클럭(clk_int)을 지연시켜 로컬 클럭(clk_loc)을 출력하는 지연 수단(430) 및 상기 내부 클럭(clk_int)이 상기 플립플롭 회로(30)에 입력되기까지의 지연 경로에 존재하는 지연값을 상기 로컬 클럭(clk_loc)에 부여하여 상기 피드백 클럭(clk_fb)을 생성하는 지연 보상 수단(440)을 포함한다.
여기에서 상기 위상 비교 수단(410)은 상기 내부 클럭(clk_int)과 상기 피드백 클럭(clk_fb) 중 어느 클럭의 위상이 앞서는지에 대한 정보를 그 레벨에 담는 상기 위상 비교 신호(phcmp)를 출력한다. 이후 상기 지연 제어 수단(420)은 상기 위상 비교 신호(phcmp)의 레벨에 따라 상기 내부 클럭(clk_int)의 푸쉬(Push) 지연 또는 풀(Pull) 지연을 지시하는 상기 지연 제어 신호(dlycont)를 생성한다. 그리고 상기 지연 수단(430)은 상기 내부 클럭(clk_int)에 상기 지연 제어 신호(dlycont)가 지시하는 만큼의 지연량을 부여하여 상기 로컬 클럭(clk_loc)을 출력한다.
상기 로컬 클럭(clk_loc)이 상기 플립플롭 회로(30)에 도달하기까지의 전송 경로에는 소정의 저항값을 갖는 저항 성분이 존재하게 된다. 이와 같은 저항 성분에 의해 상기 로컬 클럭(clk_loc)은 소정 시간 지연된 뒤 상기 플립플롭 회로(30)에 도달한다. 상기 지연 보상 수단(440)은 이러한 지연 시간을 미리 계산하여 그만큼의 지연량을 상기 로컬 클럭(clk_loc)에 부여하여 상기 피드백 클럭(clk_fb)을 생성한다. 이 때 상기 지연 보상 수단(440)이 갖는 지연량은 설계자가 테스트를 통해 결정하여 부여한다. 즉, 상기 위상 비교 수단(410)의 동작은 상기 플립플롭 회로(30)에 입력되는 클럭과 상기 내부 클럭(clk_int)을 비교하는 것과 같은 의미를 갖게 되고, 결과적으로 상기 플립플롭 회로(30)에 입력되는 클럭의 위상을 앞당기는 결과를 가져오게 되는 것이다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치의 클럭 공급 회로의 구현으로 인해, 클럭 공급원과 메모리 뱅크 내의 복수 개의 플립플롭 회로 간의 거리가 균일하지는 않지만, 클럭의 전송 경로에 존재하는 지연 시간을 보상하여 줌으로써 각 플립플롭 회로는 같은 타이밍에 동작할 수 있게 된다. 따라서 데이터 또는 어드레스의 유효 구간을 안정적으로 확보할 수 있게 되어 반도체 메모리 장치의 동작 효율이 향상된다. 게다가 고주파의 클럭 사용시에도 각 플립플롭 회로의 균일한 동작을 기대할 수 있어, 반도체 메모리 장치의 고속화 구현을 가능하게 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 클럭 공급 회로 및 방법은, 클럭 공급원으로부터 메모리 뱅크 내의 각 플립플롭 회로에 전달되는 클럭의 지연량을 미리 계산하여 그 지연량 만큼 앞선 클럭을 공급함으로써 각 플립플롭 회로에 클럭이 전달되는 타이밍이 균일하도록 하는 효과가 있다.

Claims (8)

  1. 내부 클럭과 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하는 위상 비교 수단;
    상기 위상 비교 신호의 입력에 대응하여 지연 제어 신호를 생성하는 지연 제어 수단;
    상기 지연 제어 신호의 입력에 대응하여 상기 내부 클럭을 지연시켜 로컬 클럭을 출력하는 지연 수단; 및
    상기 내부 클럭이 플립플롭 회로에 입력되기까지의 지연 경로에 존재하는 지연값을 상기 로컬 클럭에 부여하여 상기 피드백 클럭을 생성하는 지연 보상 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 공급 회로.
  2. 제 1 항에 있어서,
    상기 위상 비교 수단은 상기 내부 클럭과 상기 피드백 클럭 중 어느 클럭의 위상이 앞서는지에 대한 정보를 그 레벨에 담는 상기 위상 비교 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 공급 회로.
  3. 제 1 항에 있어서,
    상기 지연 제어 수단은 상기 위상 비교 신호의 레벨에 따라 상기 내부 클럭의 푸쉬 지연 또는 풀 지연을 지시하는 상기 지연 제어 신호를 생성하는 것을 특징 으로 하는 반도체 메모리 장치의 클럭 공급 회로.
  4. 제 1 항에 있어서
    상기 지연 수단은 상기 내부 클럭에 상기 지연 제어 신호가 지시하는 만큼의 지연량을 부여하여 상기 로컬 클럭을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 공급 회로.
  5. a) 내부 클럭과 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하는 단계;
    b) 상기 위상 비교 신호의 입력에 대응하여 지연 제어 신호를 생성하는 단계;
    c) 상기 지연 제어 신호의 입력에 대응하여 상기 내부 클럭을 지연시켜 로컬 클럭을 출력하는 단계; 및
    d) 상기 내부 클럭이 플립플롭 회로에 입력되기까지의 지연 경로에 존재하는 지연값을 상기 로컬 클럭에 부여하여 상기 피드백 클럭을 생성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 공급 방법.
  6. 제 5 항에 있어서,
    상기 a) 단계는 상기 내부 클럭과 상기 피드백 클럭 중 어느 클럭의 위상이 앞서는지에 대한 정보를 그 레벨에 담는 상기 위상 비교 신호를 출력하는 것을 특 징으로 하는 반도체 메모리 장치의 클럭 공급 방법.
  7. 제 5 항에 있어서,
    상기 b) 단계는 상기 위상 비교 신호의 레벨에 따라 상기 내부 클럭의 푸쉬 지연 또는 풀 지연을 지시하는 상기 지연 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 공급 방법.
  8. 제 5 항에 있어서
    상기 c) 단계는 상기 내부 클럭에 상기 지연 제어 신호가 지시하는 만큼의 지연량을 부여하여 상기 로컬 클럭을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 공급 방법.
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