JP4985177B2 - 高速製品の試験方法及び装置 - Google Patents

Description

メモリーＩＣなどの試験品の試験を行う場合、それと同等の試験周波数以上のメモリー試験機を使用して、メモリーＩＣの機能試験を行っていた。ところが、メモリーＩＣなどの試験品の動作周波数が、メモリー試験機の動作周波数を超えた場合、新たに高額な設備導入が必要になってくる。本発明は、メモリー試験機等の試験装置の試験周波数が、試験品（メモリーＩＣ等の高速製品）の動作周波数よりも遅くても、機能試験を実現することができるようにした高速製品の試験方法及び装置に関する。

従来例を試験品として、メモリであるＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を例にとり、試験品の重要な信号のみをピックアップして説明する。

ＳＤＲＡＭは、ＣＬＫ（クロック信号) を基準クロックとして、素子の内部回路が動作している。したがって、試験機（試験装置）の動作周波数は、試験品のクロック（ＣＬＫ）信号の周波数と同じスピードで機能試験を行う必要がある。動作周波数が１０（ＭＨｚ）であるＳＤＲＡＭの試験品を測定する場合、最大試験周波数が１０（ＭＨｚ）以上の試験機で測定を行なう必要があった。

図８は従来の試験ブロックの説明図である。図８において、従来方法の１０（ＭＨｚ）の試験機１と１０（ＭＨｚ）の試験品３との波形伝送関係を表したものである。試験機１には、波形生成部（ＣＬＫ信号）１０、波形生成部（ＲＡＳ信号）１１、波形生成部（ＣＡＳ信号）１２、波形生成部（ＷＥ信号）１３が設けてある。試験品３には、ＣＬＫ信号が入力される端子であるＣＬＫ、ＲＡＳ信号が入力される端子であるＲＡＳ、ＣＡＳ信号の入力が入力される端子であるＣＡＳ、ＷＥ信号が入力される端子であるＷＥが設けてある。

波形生成部（ＣＬＫ信号）１０は、クロック信号の波形を生成する波形生成手段であり、この例では１０（ＭＨｚ）のクロック信号である。波形生成部（ＲＡＳ信号）１１は、行アドレス指定信号であるＲＡＳ（Row Address Strobe）信号の波形を生成する波形生成手段である。波形生成部（ＣＡＳ信号）１２は、列アドレス指定信号であるＣＡＳ（Column Address Strobe ）信号の波形を生成する波形生成手段である。波形生成部（ＷＥ信号）１３は、ライトイネーブル信号であるＷＥ（Write Enable）信号の波形を生成する波形生成手段である。

試験機１は、信号の種類毎に波形生成を行い、試験品の各々の該当する端子へ１対１接続で、任意の波形信号を印加して試験を行う。

図９は従来の波形タイミングの説明図である。図９において、試験品がＳＤＲＡＭでの書込み動作を行なう時の波形タイミングを表したものである。ＳＤＲＡＭへの書き込みは、先ず、タイミングＴ１でアクティブ動作としてクロック信号の立ち上がりにＲＡＳ信号（Ｌｏｗ＝０）を与え、タイミングＴ２でライト動作としてクロック信号の立ち上がりにＣＡＳ信号（Ｌｏｗ＝０）とＷＥ信号（Ｌｏｗ＝０）を与え、タイミングＴ３でプリチャージ動作としてクロック信号の立ち上がりにＲＡＳ信号（Ｌｏｗ＝０）とＷＥ信号（Ｌｏｗ＝０）を与えている。

また、従来、試験機より動作速度が速い試験品を試験するものとして次のものがあった。

(1) クロック信号が低速なＬＳＩテスタによって動作周波数が高速であるＬＳＩの評価を可能とする評価用測定装置がある。この評価用測定装置は、高速パルスを発生する信号発生器と高速パルスを抽出し被測定装置へ出力するパルス抽出回路を備えている。そして、この両者を交換することにより、様々な高速ＬＳＩを評価可能にするものがあった（特許文献１参照）。

(2) 測定装置から供給されるクロック信号の周波数を逓倍するクロック信号逓倍回路を介挿し高速試験に対応したＩＣテスタがあった（特許文献２参照）。

(3) 同じクロックで動作する２台の試験装置を使い、基本クロックの位相を１８０度ずらして発生させて、それらのクロックを合成し基本クロックの２倍の周波数のクロックとして高速で動作するメモリ試験方法があった（特許文献３参照）。
特開平５−２８８８０５号公報 特開２００１−１０１８９４号公報 特開２００５−１７４４２８号公報

上記従来のものは次のような課題があった。

試験品つまりＳＤＲＡＭのＣＬＫ（クロック）信号が２０ＭＨｚの場合、１０ＭＨｚの試験周波数を装備する試験機では、試験不可になっていた。この試験不可の理由は、１０ＭＨｚの試験周波数を装備する試験機では、２０ＭＨｚのクロック信号を生成することができないためである。また、動作周波数が２０ＭＨｚ以上の試験機は、１台あたりの単価も高価であり、新規に導入は困難である。

また、従来の試験機より動作速度が速い試験品を試験するものは、自動で波形のスキューを調整することができるクロック信号調整部を備えていないため、高速な試験製品の正確な試験が行えないものであった。

本発明は、波形のスキュー（位相）を調整することができるクロック信号調整部を備え、現有の試験周波数の遅い試験機でも、高速の試験品の機能試験を可能とすることを目的とする。

図１は本発明の試験装置の説明図である。図１中、１は試験機、２は高速波形器、３は試験品（高速製品）、１１は波形生成部（ＲＡＳ信号）、１２は波形生成部（ＣＡＳ信号）、１３は波形生成部（ＷＥ信号）、２１は高速波形生成部（ＣＬＫ信号）、２２は波形同期部（同期信号）、２３はＣＬＫ信号調整部である。

本発明は、上記の課題を解決するため次のように構成した。

（１）：試験品３のクロック周波数より低い試験品の試験を行う試験機１と、前記試験品３のクロック周波数と同じクロック信号を発生できる高速波形生成部２１と、前記高速波形生成部２１の発生したクロック信号の位相を調整するクロック信号調整部２３とを備え、前記クロック信号調整部２３で、前記試験機１からの信号と前記高速波形生成部２１のクロック信号との位相を比較し、前記クロック信号を指定の位相に調整し、該調整したクロック信号を前記試験品３に入力し、前記試験機１で前記試験品３の機能試験を行う。このため、試験周波数の遅い試験機で、高速の試験品の機能試験が可能になり、また、高額になる新規導入設備費用が、削減できる。

本発明によれば次のような効果がある。

（１）：クロック信号調整部で、試験機からの信号と高速波形生成部のクロック信号との位相を比較し、前記クロック信号を指定の位相に調整し、該調整したクロック信号を試験品に入力し、前記試験機で前記試験品の機能試験を行うため、試験周波数の遅い試験機で高速の試験品の機能試験が可能になり、また、高額になる新規導入設備費用が削減できる。

本発明は、高速波形器を新たに設けることにより、１０（ＭＨｚ）の試験機でも、ＣＬＫ（クロック）動作周波数が２０（ＭＨｚ）のＳＤＲＡＭ等の高速製品の機能試験を実現するものである。

（１）：試験装置の説明
図１は、本発明の試験装置の説明図である。図１において、試験装置には、速度の遅い１０（ＭＨｚ）の試験機１と２０（ＭＨｚ）の高速波形器２を備え、ＣＬＫ（クロック）動作周波数が２０（ＭＨｚ）のＳＤＲＡＭ等の高速製品（試験品）３の試験を行うものである。試験機１には、波形生成部（ＲＡＳ信号）１１、波形生成部（ＣＡＳ信号）１２、波形生成部（ＷＥ信号）１３が設けてある。高速波形器２には、高速波形生成部（ＣＬＫ信号）２１、波形同期部（同期信号）２２、ＣＬＫ信号調整部２３が設けてある。

高速波形生成部（ＣＬＫ信号）２１は、高速のクロック信号（この例では２０（ＭＨｚ））の波形を生成するものである。波形同期部（同期信号）２２は、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号と同期させる（この例では１０（ＭＨｚ））同期信号を作成して、試験機１に入力するものである。ＣＬＫ信号調整部２３は、高速のクロック信号（この例では２０（ＭＨｚ））の立ち上がりエッジが適正な位置になるようにスキュー（位相）調整を行うＣＬＫ信号調整手段である。

試験装置の動作は、高速波形生成部（ＣＬＫ信号）２１で生成したクロック信号を波形同期部（同期信号）２２で試験機１の試験周波数の同期信号を作成し、該同期信号を試験機１に入力する。試験機１では、この同期信号に同期したＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を各波形生成部１１、１２、１３で生成する。生成したＲＡＳ信号は、試験品３のＲＡＳ端子に入力するとともにＣＬＫ信号調整部２３にも入力する。また、ＣＡＳ信号は試験品３のＣＡＳ端子に入力し、ＷＥ信号は試験品３のＷＥ端子に入力する。一方、ＣＬＫ信号調整部２３では、高速波形生成部（ＣＬＫ信号）２１からのクロック信号を試験機１からのＲＡＳ信号により立ち上がりエッジが適正な位置になるようにスキュー調整を行い、調整後のクロック信号を試験品３のＣＬＫ端子に入力する。

図２は波形タイミングの説明図である。図２において、波形ＣＬＫは、ＣＬＫ信号調整部２３から試験品３のＣＬＫ端子に入力される２０（ＭＨｚ）のクロック信号である。ＲＡＳの波形は、波形同期部（同期信号）２２の信号に同期したＲＡＳ信号である。ＣＡＳの波形は、波形同期部（同期信号）２２の信号に同期したＣＡＳ信号である。ＷＥの波形は、波形同期部（同期信号）２２の信号に同期したＷＥ信号である。同期信号の波形は、波形同期部（同期信号）２２からの１０（ＭＨｚ）の信号である。

図２のタイミングＴ１において、同期信号の立ち上がりに同期してＲＡＳ信号（Ｌｏｗ＝０）が試験品３に入力され、タイミングＴ２において、同期信号の立ち上がりに同期してＣＡＳ信号（Ｌｏｗ＝０）とＷＥ信号（Ｌｏｗ＝０）が試験品３に入力され、タイミングＴ３において、同期信号の立ち上がりに同期してＲＡＳ信号（Ｌｏｗ＝０）とＷＥ信号（Ｌｏｗ＝０）が試験品３に入力されている。

（セットアップ時間およびホールド時間の説明）
高速波形器２から試験品３のＣＬＫ（クロック）信号へ、２０（ＭＨｚ）の信号を入力する際、ＣＬＫ信号の立ち上がりエッジとＲＡＳ信号、ＣＡＳ信号、ＷＥ信号間にセットアップ時間およびホールド時間を設定する必要がある。このため、高速波形器２のＣＬＫ信号調整部２３で、ＣＬＫ信号の立ち上がりエッジが、適正な位置になるようにスキュー調整を行なうものである。

図２のタイミングＴ３において、ＲＡＳ信号（Ｌｏｗ＝０）が立下がってからＣＬＫ信号の立ち上がりエッジまでの時間がセットアップ時間となる。ＣＬＫ信号の立ち上がりエッジからＲＡＳ信号（Ｌｏｗ＝０）が立ち上がるまでの時間がホールド時間となる。なお、同期しているのでタイミングＴ１、Ｔ２においても同じである。

（２）：クロック（ＣＬＫ）信号調整部の説明
図３はクロック信号調整部の説明図である。図３において、クロック信号調整部２３には、位相変更部３０、論理値比較部３１、演算部３２が設けてある。位相変更部３０には、位相選択部３３、位相加算部３４、位相減算部３５が設けてある。

位相変更部３０は、高速波形生成部２１からのクロック信号の位相を変更する位相変更手段である。論理値比較部３１は、ＲＡＳ信号とクロック信号の論理値を比較する論理値比較手段である。演算部３２は、クロック信号のパルス幅等の演算を行う演算手段である。位相選択部３３は、位相加算部３４、位相減算部３５のどちらかを選択する位相選択手段である。位相加算部３４は、クロック信号の位相を加算する位相加算手段である。位相減算部３５は、クロック信号の位相を減算する位相減算手段である。

（クロック信号の調整の説明）
図４はクロック信号のタイミング調整の説明図である。このタイミング調整では、ＲＡＳ信号の波形の立下りからクロック（ＣＬＫ）信号の波形の立ち上がりの時間を５ＮＳ（ナノセカンド）にしたい場合、すなわち、図４のクロック信号のタイミング調整のように、調整前のクロック（ＣＬＫ) 信号から調整後のクロック（ＣＬＫ) 信号へ変更する場合の方法を説明する。

ＲＡＳ信号の波形の立下りの地点を基準点とし、時間軸を±０ＮＳとする。クロック（ＣＬＫ) 信号の波形で、ハイ（論理値が「１」）の時のパルス幅をＴＷとし、パルス幅ＴＷを２５ＮＳとする。演算部３２で、クロック（ＣＬＫ) 信号のパルス幅ＴＷ（２５ＮＳ）を２で割った値をＨＷ（１２．５ＮＳ）とする。論理値比較部３１で、基準点に対して、クロック（ＣＬＫ) 信号が、−ＨＷ（−１２．５ＮＳ）の位置及び基準点の位置で、ハイ（論理値が「１」）または、ロー（論理値が「０」）のどちらかを比較する。

（ケース１の説明）
クロック（ＣＬＫ) 信号の−ＨＷ（−１２．５ＮＳ）のポイントが、ハイ（論理値が「１」）で、＋ＨＷ（＋１２．５ＮＳ）のポイントが、ロー（論理値が「０」）であり、クロック（ＣＬＫ) 信号のパルス幅ＴＷが、ＲＡＳ信号の波形の立下りよりも左側に大部分が存在している場合について説明する。

位相変更部３０で、クロック（ＣＬＫ) 信号のパルス幅ＴＷが、ＲＡＳ信号の波形の立下りよりも早く存在する場合は、位相選択部３３が位相加算部３４を選択する。クロック（ＣＬＫ) 信号のパルス幅ＴＷが、ＲＡＳ信号の波形の立下りよりも遅く存在する場合（−ＨＷの位置と基準点で論理値が「０」の場合）は、位相選択部３３が位相減算部３５を選択する。

クロック（ＣＬＫ) 信号のパルス幅ＴＷの大部分が、ＲＡＳ信号の波形の立下りよりも早く存在しており、クロック（ＣＬＫ) 信号の位相を変更する方法を説明する。図５はクロック（ＣＬＫ) 信号の位相変更タイミングの説明図である。図５において、位相加算部３４で、ＲＡＳ信号の立下りの地点が基準点である±０ＮＳの方向へクロック（ＣＬＫ) 信号の波形の位相を＋１ＮＳ遅らせる。

論理値比較部３１で、ＲＡＳ信号の立下りの地点が基準点である±０ＮＳの地点で、クロック（ＣＬＫ) 信号の論理値を比較し、論理値が「１」であれば、位相加算部３４で、ＲＡＳ信号の立下りの地点が基準点である±０ＮＳの方向へクロック（ＣＬＫ) 信号の波形の位相を、更に＋１ＮＳ遅らせる。

このように、ＲＡＳ信号の立下りの地点が基準点である±０ＮＳの地点で、クロック（ＣＬＫ) 信号の論理値を比較し、論理値が「０」になるまでクロック（ＣＬＫ) 信号の波形の位相を＋１ＮＳづつ遅らせる動作を繰り返す。

論理値比較部３１で、ＲＡＳ信号の立下りの地点が基準点である±０ＮＳの地点で、クロック（ＣＬＫ) 信号の論理値を比較し、論理値が「０」であれば、クロック（ＣＬＫ) 信号の波形の位相を＋１ＮＳづつ遅らせる動作を終了する。

これらの動作を実行した結果、クロック（ＣＬＫ) 信号の波形の立ち上がり部分が、ＲＡＳ信号の立下りの地点が基準点である±０ＮＳの地点にあることになる。つぎに、位相加算部３４で、ＲＡＳ信号の波形の立下りからクロック（ＣＬＫ) 信号の波形の立ち上がりの時間を＋５ＮＳ遅らせることにより、調整後のクロック（ＣＬＫ) 信号の波形を生成することができる。

なお、位相選択部３３が位相減算部３５を選択したときは、クロック（ＣＬＫ) 信号の波形の位相を＋１ＮＳづつ進める動作を行い、クロック（ＣＬＫ) 信号の波形の立ち上がり部分が、ＲＡＳ信号の立下りの地点が基準点である±０ＮＳの地点に来た（すなわち、基準点の論理値が「１」になる）後、位相加算部３４でＲＡＳ信号の波形の立下りからクロック（ＣＬＫ) 信号の波形の立ち上がりの時間を＋５ＮＳ遅らせることになる。

（ケース２の説明）
クロック（ＣＬＫ）信号の−ＨＷ（−１２．５ＮＳ）のポイントが、ハイ（論理値が「１」）で、＋ＨＷ（＋１２．５ＮＳ）のポイントもハイ（論理値が「１」）であり、クロック（ＣＬＫ) 信号のパルス幅ＴＷの中心が、ＲＡＳ信号の波形の立下りに存在している（基準点での論理値も「１」）場合について、つぎに説明する。図６はクロック（ＣＬＫ) 信号の−ＨＷおよび＋ＨＷが論理値「１」のタイミングの説明図である。この場合は、位相変更部３０の位相加算部３４を選択した後、クロック（ＣＬＫ) 信号の波形の立ち上がりの時間を＋ＨＷ（＋１２．５ＮＳ）遅らせ、基準点である±０ＮＳの地点へ移動させる。つぎに、位相加算部３４で、ＲＡＳ信号の波形の立下りからクロック（ＣＬＫ) 信号の波形の立ち上がりの時間を更に＋５ＮＳ遅らせることにより、調整後のクロック（ＣＬＫ) 信号の波形を生成することができる。この場合は、２回の調整動作で終わることになる。

ここでクロック（ＣＬＫ) 信号の波形の位相を＋１ＮＳずつ遅らせる（又は進める）説明をしたが、＋０．１ＮＳずつ遅らせる（又は進める）ように、遅らせる幅（又は進める幅）を小さくすればより正確に位相調整を行うことができる。

このようにして、自動でクロック（ＣＬＫ) 信号の位相を調整することができる。また、クロック（ＣＬＫ) 信号の位相が判らなくても、調整することができる。クロック（ＣＬＫ) 信号の位相が基準点に対して、プラス側、又は、マイナス側のどちらにずれていても調整することができる。

（３）：フローチャートによる説明
図７は位相調整処理フローチャートである。以下、例として、ＲＡＳ信号の波形の立下りからクロック（ＣＬＫ) 信号の波形の立ち上がりの時間を５ＮＳにしたい場合を図７の処理Ｓ１〜Ｓ８にしたがって説明する。

Ｓ１：クロック信号調整部２３は、位相調整を開始し、処理Ｓ２に移る。

Ｓ２：クロック信号調整部２３は、ＲＡＳ信号の波形の立下りの地点を０ＮＳとし、基準点とし、処理Ｓ３に移る。

Ｓ３：クロック信号調整部２３は、クロック（ＣＬＫ) 信号のハイを論理値「１」とし、ハイ部分の幅をＴＷとし、処理Ｓ４に移る。

Ｓ４：クロック信号調整部２３は、演算部３２で、ＴＷを２で割った値をＨＷとし、処理Ｓ５に移る。

Ｓ５：クロック信号調整部２３は、クロック（ＣＬＫ) 信号が−ＨＷの位置及び基準点の位置で、論理値比較部３１が論理値を比較する。この比較で、−ＨＷの位置と基準点の位置の両方又は一方が論理値「１」の場合は処理Ｓ６に移り、両方とも論理値「０」の場合は位相減算部３５での処理を行う（位相減算部３５での処理は省略）。

Ｓ６：クロック信号調整部２３は、位相加算部３４がクロック（ＣＬＫ) 信号を基準点の方向へ＋１ＮＳ移動させ、処理Ｓ７に移る。

Ｓ７：クロック信号調整部２３は、クロック（ＣＬＫ) 信号が基準点の位置で、論理値比較部３１が論理値を比較する。この比較で、論理値「１」の場合は処理Ｓ６に戻り、論理値「０」の場合は処理Ｓ８に移る。

Ｓ８：クロック信号調整部２３は、位相加算部３４でクロック（ＣＬＫ) 信号を＋５ＮＳ移動させ、クロック（ＣＬＫ) 信号の位相調整を完了する。

このようにして、本発明は、現有の試験周波数の遅い試験機でも、高速の試験品の機能試験が可能になる。また、高額になる新規導入設備費用が、削減できる。高速波形器は回路が簡単なため、開発費用が安価で実現できる。自動で、クロック（ＣＬＫ) 信号の位相を調整することができ、クロック（ＣＬＫ) 信号の位相が判らなくても、調整することができる。クロック（ＣＬＫ) 信号の位相が、基準点に対して、プラス側または、マイナス側のどちらにずれていても、調整することができる。

本発明の試験装置の説明図である。 本発明の波形タイミングの説明図である。 本発明のクロック信号調整部の説明図である。 本発明のクロック信号のタイミング調整の説明図である。 本発明のクロック（ＣＬＫ) 信号の位相変更タイミングの説明図である。 本発明のクロック（ＣＬＫ) 信号の−ＨＷおよび＋ＨＷが論理値「１」のタイミングの説明図である。 本発明の位相調整処理フローチャートである。 従来の試験ブロックの説明図である。 従来の波形タイミングの説明図である。

符号の説明

１ 試験機
２ 高速波形器
３ 試験品（高速製品）
１１ 波形生成部（ＲＡＳ信号）
１２ 波形生成部（ＣＡＳ信号）
１３ 波形生成部（ＷＥ信号）
２１ 高速波形生成部（ＣＬＫ信号）
２２ 波形同期部（同期信号）
２３ ＣＬＫ信号調整部

Claims (2)

1. 試験品のクロック周波数より低い試験品の試験を行う試験機と、
   前記試験品のクロック周波数と同じクロック信号を発生できる高速波形生成部と、
   前記高速波形生成部の発生したクロック信号の位相を調整するクロック信号調整部とを備え、
   前記クロック信号調整部で、前記試験機からの信号と前記高速波形生成部のクロック信号との位相を比較し、前記クロック信号を指定の位相に調整し、該調整したクロック信号を前記試験品に入力し、
   前記試験機で前記試験品の機能試験を行うことを特徴とした高速製品の試験方法。
2. 試験品のクロック周波数より低い試験品の試験を行う試験機と、
   前記試験品のクロック周波数と同じクロック信号を発生できる高速波形生成部と、
   前記高速波形生成部の発生したクロック信号の位相を調整するクロック信号調整部とを備え、
   前記クロック信号調整部は、前記試験機からの信号と前記高速波形生成部のクロック信号との位相を比較し、前記クロック信号を指定の位相に調整し、該調整したクロック信号を前記試験品に入力し、前記試験機で前記試験品の機能試験を行うことを特徴とした高速製品の試験装置。

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