JP3618524B2

JP3618524B2 - 二重エッジクロックを使用した集積回路素子の検査方法

Info

Publication number: JP3618524B2
Application number: JP26010497A
Authority: JP
Inventors: ヒュク權; 東ウク金; 根原趙; 賢燮沈
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-06-30
Filing date: 1997-09-25
Publication date: 2005-02-09
Anticipated expiration: 2017-09-25
Also published as: CN1118708C; US5959915A; TW346540B; KR19990005509A; KR100211609B1; CN1204058A; JPH1125691A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路素子の検査に関するもので、より具体的には、検査装置よりも高速に動作する同期型メモリ製品を検査することができる集積回路素子の検査方法に関する。
【０００２】
【従来の技術】
最近メモリ製品は、標準ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ，以下’ＤＲＡＭ’という）や標準ＳＲＡＭ（ＳｔａｔｉｃＲＡＭ，以下ＳＲＡＭという）から高速の同期型（Ｓｙｎｃｈｒｏｎｏｕｓ）製品に代替されつつある。同期型ＤＲＡＭは、内部回路が外部のシステムクロックに同期されて動作する、例えば，６４Ｍｂｉｔ同期型ＤＲＡＭは、最高速度が７ｎｓ（１４３ＭＨｚ）であることから分かるように非常に早い動作速度を持っている。
従って、高速の同期型メモリ製品の検査装置も、製品の特性検証のためには高速化が要求されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、高速の検査装置は値段が高いために高額の投資が必要となり、又同期型製品の高速化が急速に進行すれば、検査装置の開発がこれに追いつかないという問題点もある。従って、高速の同期型メモリ製品を検査するときに、速度が遅い低周波数検査装置を利用して、高速の同期型メモリ製品を検査することができれば費用が節減され、また検査に要する時間も短縮することができる。
【０００４】
本願発明は上記事情に鑑みてなされたものであり、その目的は低周波数検査装置を利用して、高速の同期型メモリ製品を検査することができる集積回路素子の検査方法を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、本願発明に係る二重エッジクロックを使用した集積回路素子の検査方法は、最少レートと最少クロックサイクルを持つ検査装置を使用して、前記最少レートよりも早い動作速度を有する集積回路素子を検査する方法であって、前記集積回路素子を動作させるために、前記検査装置から供給されるパルス信号の周波数を変換して前記検査装置の最少レートよりも早いクロック信号を生成し、前記検査装置の検査周期は前記パルス信号の周期によって決定され、前記集積回路素子の動作周期は前記クロック信号の周期によって決定され、前記集積回路素子の動作を制御するために前記検査装置から供給される複数の制御信号に対する入力設定時間と入力維持時間は、前記集積回路素子の各動作周期毎に各々分けて測定されることを特徴とする。
【０００６】
集積回路素子を動作させるために検査装置から供給される制御信号の最少入力設定時間と最少入力維持時間との合計は、検査装置の最少クロックサイクルよりも短いが、二重エッジクロックを使用したこの発明の検査方法においては、素子の動作周期毎に各々分けて、入力設定時間と入力維持時間を測定することによって正常的な検査が可能である。
【０００７】
【発明の実施の形態】
以下、本願発明の一実施形態についてに詳細に説明する。
【０００８】
動作速度の非常に早い同期型ＤＲＡＭを、低速検査装置で検査することが難しいのは検査装置の制約によるもので、この制約は大きく二つに分けることができる。
【０００９】
第一には検査装置の最少レートがあげられる。これは検査装置で作り得るクロック周波数の限界を意味し、またこれは同期型素子のクロックサイクル時間ｔ_ｃｃ（ｃｌｏｃｋｃｙｃｌｅｔｉｍｅ）と関連がある。例えば、速度１４３ＭＨｚで動作する同期型メモリ素子は、外部から供給されるシステムクロックが１４３ＭＨｚ以上であることを要求するが、最少レートが、例えば、６２．５ＭＨｚの検査装置を使用すると、このようなシステムクロックを素子に供給することができない。
【００１０】
第二には、最少クロックサイクルがあげられる。これは同期型メモリを動作させるために検査装置から供給される信号、例えば、ＲＡＳ／（ＲｏｗａｄｄｒｅｓｓＳｔｒｏｂｅ）、ＣＡＳ／（ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ）、ＷＥ／（ＷｒｉｔｅＥｎａｂｌｅ）及びＣＳ／（ＣｈｉｐＳｅｌｅｃｔ）のデータ｀０’或いは｀１’のレベルを所定時間持続させなければならないことを意味する。例えば、検査装置の最少クロックサイクルが５ｎｓ（５×１０^−９秒）とすれば、検査装置から供給される信号が、データ｀０’を最少クロックサイクルより短い時間しか維持せずに、データ｀１’に変換すれば、検査装置のハードウェア的な制約によって検査装置は、データ｀０’をメモリ素子の認識できるようなレベルで素子に供給することができなくなる。
【００１１】
このような検査装置の制約の中で、まず検査装置の最少レートと関連する制約を克服するために、検査装置から出るパルス信号の周波数を変換して、実際にメモリ素子が動作するのに必要なシステムクロックの周波数をより早くする。例えば、図１で示したような入出力信号の周波数が異なるクロック信号発生回路１０を使うことができる。
【００１２】
図１において、入力端子１２には一定の周期を持ってトグリング（ｔｏｇｇｌｉｎｇ）するパルス信号が入力される。このパルス信号は、もし検査装置の最少レートが、検査しようとする同期型メモリ素子の速度を収容することができれば、同期型メモリ素子のシステムクロックにそのまま供給される。
【００１３】
入力端子１４には、選択信号が供給され、この選択信号は第１、第２パルス発生器の動作を制御し出力端子２０を通じて、周波数の変換されたパルス信号をクロック信号として出力すべきか、或いはパルス信号をそのままクロック信号として出力すべきかを選択するためのものである。
【００１４】
第１パルス発生器１６と第２パルス発生器１８は、パルス信号のデータ｀１’又はデータ｀０’変換エッジ（ｈｉｇｈｇｏｉｎｇｅｄｇｅまたはｌｏｗｇｏｉｎｇｅｄｇｅ）を受けてパルスＰ１またはＰ２を発生するものであって、この二つのパルス発生器は、同じ構成とすることが可能で、この場合、第２パルス発生器１８は、インバータＩＮＶ１を通じてパルス信号が入力される。従って、第１パルス発生器１６が、パルス信号のデータ｀１’変換エッジによって発生させるパルスＰ１を出力すれば、第２パルス発生器１８は、パルス信号のデータ｀０’変換エッジによってパルス２を発生させる。
【００１５】
二つのパルスＰ１とＰ２を、ＮＯＲゲートとインバータＩＮＶ２を通じて合わせると、入力端子１２を通じて入力されたパルス信号の周波数の二倍を有するクロック信号を、出力端子２０から出力することができる。出力されるクロック信号は、パルス信号の二つの変換エッジを受けて発生するので、これを二重エッジクロック信号という。このようなクロック信号発生回路１０は、同期型メモリ素子の内部に形成され、パルス信号をシステムクロックに使用して、二重エッジクロック信号を内部クロックに使用することができる。
【００１６】
一方、クロック信号発生回路１０を、同期型メモリ素子の外部、例えば、検査用基板に形成して、二重エッジクロック信号がメモリ素子のシステムクロックとして入力されるようにすることもできる。この場合、同期型メモリ素子の内部クロックは、一般的な素子と同じように、システムクロックと同じ周波数を持つ信号になる。また、本実施形態ではＮＯＲゲートとインバータによってパルス１とパルス２を合成したが、ＯＲゲートで合成してもよい。
【００１７】
図２は、図１のクロック信号発生回路１０の入出力信号及び内部信号のタイミング図である。
【００１８】
区間Ａにおいては、選択信号が｀０’であるので、第１パルス発生器１６と第２パルス発生器１８は動作せず、入力されるパルス信号は、パルスＰ１としてそのまま現れている。
【００１９】
区間Ｂにおいて、選択信号が｀１’に変わると、パルス発生器１６、１８が動作して、二つのパルスＰ１とＰ２を出力するが、パルスＰ１はパルス信号のデータ｀１’変換エッジを受けて発生し、パルスＰ２はパルス信号のデータ｀０’変換エッジを受けて発生する。そして、この二つのパルスを合わせた結果、選択信号が｀０’である区間Ａにおいては、パルス信号と同じ周波数を持つクロック信号が出力されるのに対して、選択信号が｀１’である区間Ｂにおいては、パルス信号より周波数が二倍大きい二重エッジクロック信号が出力されることが分かる。
【００２０】
図３は、このようなクロック信号発生回路を使用して、同期型メモリ素子を動作させたときの動作タイミング図である。
【００２１】
最少レートが、例えば１６ｎｓの検査装置から出力されるパルス信号は、１６ｎｓの周期を持つことになり、検査装置の１サイクルは、このようなパルス信号の一つの周期に該当する。しかし、同期型メモリ素子において、システムクロックとして使用する二重エッジクロック信号は、上述したクロック信号発生回路を使用する場合、周波数は二倍に早くなるので、８ｎｓの周期を有し、同期型メモリの動作は、この８ｎｓを基準にして行われる。
【００２２】
二重エッジクロック信号は、同期型メモリ素子のすべての動作に対する基準信号として使用される。同期型素子の動作は、クロック信号のデータ｀１’変換エッジに同期されて動作し、このとき入力される信号は、入力設定時間と入力維持時間を満足する場合、有効データとして認識される。
【００２３】
図３において、区間ＲＡＣＴは、行活性化（ＲｏｗＡｃｔｉｖｅ）を意味し、この区間では、ＲＡＳ／が高レベルから低レベルに下がり、ＣＡＳ／が不活性状態の高レベルを維持する。このとき入力されるアドレス信号は、行アドレス信号（Ｘ）として認識される。ＷＥ／は不活性状態である高レベルを維持している。同期型メモリ素子の動作モードは、二重エッジクロック信号が低レベルから高レベルに遷移する瞬間のＲＡＳ／，ＣＡＳ／，ＷＥ／の状態によって決定されることが一般的である。
【００２４】
ＷＲＩＴＥ区間は、同期型メモリ素子が外部のデータを内部メモリセルに貯蔵する書取動作モードに該当する。ＷＲＩＴＥ区間において、二重エッジクロック信号が、低レベルから高レベルに遷移する瞬間、ＲＡＳ／は高レベル、ＣＡＳ／は低レベル、ＷＥ／は低レベルの状態にある。このとき入力されるアドレス信号は、列アドレス信号（Ｙ）として認識され、ＲＡＣＴ区間で認識した行アドレスと列アドレスによって指定されたメモリセルにデータが貯蔵される（Ｄｉｎ）。
【００２５】
次の検査装置１サイクルで行われるＰＲＥＣＨは、プリチャージ（ｐｒｅｃｈａｒｇｅ）区間であって、ＲＡＳ／とＷＥ／が低レベルで、ＣＡＳ／が高レベルの状態である。ＰＲＥＣＨ区間の二重エッジクロック信号がデータ｀１’に変わる瞬間のアドレス信号によって指定されるメモリ領域（バンク）に対し、プリチャージ動作が行われる。
【００２６】
ＤＵＭＭＹ区間においては、すべての信号ＲＡＳ／、ＣＡＳ／及びＷＥ／が、不活性である高レベルを維持する。ＤＵＭＭＹ区間において、素子は何等の動作もせず、これは、例えばバンク活性化、バースト読取（ｂｕｓｒｔｒｅａｄ），自動リフレシ等のように、一つ以上のクロックサイクルを必要とする動作を完了するために必要な区間である。
【００２７】
このように行活性化と書取動作は、検査装置１サイクルでおこなわれる。従って、検査装置から供給するパルス信号が、同期型メモリ素子の動作速度に追いつかない場合でも、この発明による二重エッジクロック信号発生回路を使用して、同期型メモリ素子を正常に動作させることができる。
【００２８】
次に、検査装置の最少クロックサイクルと関連した制約を克服するために、各々の動作周期毎に入力設定時間と入力維持時間を測定せず、図４で示したように、二番目の動作周期または四番目の動作周期毎に、入力設定時間と入力維持時間を分けて測定するようにタイミングを構成する。
【００２９】
同期型メモリ素子は、図４の二重エッジクロック信号の１周期、即ち、８ｎｓを基準にして動作する。メモリ素子は、前に説明したように、クロック信号発生回路を通じて検査装置から出力されるパルス信号、即ち二重エッジクロック信号によって動作する。従って検査装置の１サイクルは１６ｎｓになる。ここで、例えばＣＡＳ／信号が、図４で示したタイミングを持つ動作モードについて考えてみよう。ＣＡＳ／は、同期型メモリ素子の一番目と二番目及び四番目の動作周期で活性状態にあるようにトグリングされる。また、検査装置は、上述したように、５ｎｓの最少クロックサイクルを持ち、同期型メモリ素子が要求する最少入力設定時間ｔ_ｓｓは２ｎｓ，最少入力維持時間ｔ_ＳＨは１ｎｓと仮定する。入力設定時間ｔ_ｓｓは、二重エッジクロック信号が｀０’から｀１’に変わる時点を基準にして、その前２ｎｓ間ＣＡＳ／が活性状態である｀０’を維持すべきことを意味し、入力維持時間ｔ_ＳＨは，二重エッジクロック信号が｀０’から｀１’に変わる時点を基準にして、その後にＣＡＳ／が最小限１ｎｓの間｀０’状態を維持すべきことを意味する。ＣＡＳ／がｔ_ＳＳとｔ_ＳＨを満足する場合、同期型メモリ素子は、ＣＡＳ／の活性状態を認識することができる。
【００３０】
同期型メモリ素子が動作し得る最少条件を満足するＣＡＳ／信号のタイミングは、一番目の動作周期においてＣＡＳ／が２ｎｓで｀０’に下がり、二重エッジクロック信号が｀１’に変わる４ｎｓで｀０’の値を１ｎｓ間維持した後に、５ｎｓで｀１’にトグリングするように構成することができる。
【００３１】
二番目の動作周期においては１０ｎｓと１３ｎｓで、ＣＡＳ／が｀０’の状態にある。このようなタイミングを持つＣＡＳ／が検査装置から同期型メモリ素子に供給されば、動作周期毎に入力設定時間と入力維持時間を確認することができる。
【００３２】
しかし、検査装置の最少クロックサイクルが５ｎｓであるために、上述したタイミングを持つＣＡＳ／を検査装置が供給することができない。即ち、１番目の動作周期において、ＣＡＳ／が２ｎｓで｀０’に下がったとすれば、ＣＡＳ／は最少クロックサイクルである５ｎｓの間その値を維持しなければならないので、７ｎｓになってから｀１’に変わる。また、｀１’の値も５ｎｓの間維持しなければならないので二番目の動作周期において、ＣＡＳ／が再び｀０’に下がる瞬間は１２ｎｓになってしまう。従って、二番目の動作周期においては、同期型メモリ素子が認識し得る水準のＣＡＳ／を供給することができなくなる。
【００３３】
従って、この発明においては、お互いに異なる動作周期の間でトグリングをせずに活性状態を継続的に維持するタイミング信号ＴＳ１を供給する。
【００３４】
タイミング信号ＴＳ１は、一番目の動作周期である２ｎｓで｀０’に下がり、二番目の動作周期である１３ｎｓで｀１’に上昇する。このようなタイミングを持つ信号をＣＡＳ／信号としてメモリ素子に供給すれば、たとえ入力設定時間と入力維持時間を動作周期毎に測定できないという点もあるが、検査装置の最少クロックサイクルによる制約を克服することは可能である。入力設定時間ｔ_ＳＳは４ｎｓで、入力維持時間ｔ_ＳＨは１２ｎｓで測定する。
【００３５】
同期型メモリ素子は、タイミング信号ＴＳ１がクロック信号｀１’に変わる時点である４ｎｓと１２ｎｓにおいて活性レベルである｀０’状態にあり、最少入力設定時間と最少入力維持時間を満足するので、ＴＳ１を正常的なＣＡＳ／信号として認識することができる。四番目の動作周期においては、ＣＡＳ／とＴＳ１は同じタイミングを有し、最少入力設定時間と入力維持時間を満足する。
【００３６】
一方、この発明による二重エッジクロック信号を利用した集積回路素子の検査において、ピン多重化（ｐｉｎｍｕｌｔｉｐｌｅｘ）技法を採択していない検査装置は、一つのサイクルでＸ、Ｙ２つのアドレス信号を発生することができるが、ピン多重化技法を使用した検査装置においては、一つのサイクルで、Ｘ，Ｙのうちの一つのアドレス信号しか生成することができないという制約がある。従って、ｔ_ＣＣＤ（ｃｏｌｕｍｎａｄｄｒｅｓｓｔｏｃｏｌｕｍｎａｄｄｒｅｓｓｄｅｌａｙｔｉｍｅ）１クロック、ｔ_ＲＤＬ（ｌａｓｔｄａｔａｉｎｔｏｒｏｗｐｒｅｃｈａｒｇｅｔｉｍｅ）１クロックの特性検証はむずかしい。
【００３７】
例えば、図５で示したように２０ｎｓの周期を持つパルス１とパルス２をピン多重化技法を使用して、周期が１０ｎｓの単一クロック信号を作る。同期型メモリ素子がこの単一クロックを基準にして動作する場合（この発明を適用しない場合）において、単一クロックが｀１’に変わる瞬間の２ｎｓ、１２ｎｓに入力されるアドレス信号は、有効アドレス信号として認識され、各々Ｘ，Ｙ_ｎ＋１，Ｙ_ｎ＋２，Ｙ_ｎ＋３に定められるメモリセルを指定することになる。従って、ｔ_ＣＣＤ１クロック（＝１０ｎｓ）毎にアドレス指定されたメモリセルに、データを書取か、読取する動作が可能である。
【００３８】
しかし、この発明のように、二重エッジクロック信号を使用すれば、同期型素子の動作周期は５ｎｓに減少して、二重エッジクロック信号が｀１’に変わる瞬間の１ｎｓ、６ｎｓ、１１ｎｓおよび１６ｎｓで入力されるアドレス信号は、有効アドレス信号として認識される。しかし、検査装置は１０ｎｓの間、一つのアドレスしか生成することができないために、たとえ二重エッジクロック信号によって１０ｎｓの間、有効信号として認識されるアドレス信号が二つあるとしても、これは同じアドレスであり、結局同じメモリセルを二回アドレス指定する結果になる。従って、ｔ_ＣＣＤ１クロック（＝５ｎｓ）毎にアドレス信号が、Ｙ_ｎ＋１→Ｙ_ｎ＋１→Ｙ_ｎ＋２→Ｙ_ｎ＋２→Ｙ_ｎ＋３→Ｙ_ｎ＋３に変更されるので、完璧な意味のｔ_ＣＣＤ１クロックの実現は不可能である。
【００３９】
従って、この発明のように、二重エッジクロックを使用する場合には、新しい検査パターンを作る時、設備制約によって一部のパターンにおいて、読取／書取動作で奇数または偶数に分けて二回進行する場合も発生することがある。
【００４０】
【発明の効果】
以上説明したように、この発明においては、検査しようとする集積回路素子の動作速度に追いつかない検査装置を使用しても、高速の集積回路素子、例えば同期型メモリ素子に対する検査工程を進行することができるので、高額の新規検査装置に対する設備投資は減り、既存の設備を活用することができる。
【図面の簡単な説明】
【図１】本実施形態に係るクロック信号発生回路のブロック図である。
【図２】図１のクロック信号発生回路の入出力信号及び内部信号のタイミング図である。
【図３】図１のクロック信号発生回路を使用する場合の同期型メモリ素子の動作タイミング図である。
【図４】本実施形態に係る検査方法であって、入力設定時間と入力維持時間を測定するためのタイミング図である。
【図５】ピン多重化技法を使用する検査装置を利用した場合の本実施形態に係る検査方法においてアドレス信号発生の制約を説明するためのタイミング図である。
【符号の説明】
１０クロック信号発生回路
１２パルス信号入力端子
１４選択信号入力端子
１６第１パルス発生器
１８第２パルス発生器
２０クロック信号出力端子

Claims

最少レートと最少クロックサイクルを持つ検査装置を使用して、前記最少レートよりも早い動作速度を有する集積回路素子を検査する方法であって、
前記集積回路素子を動作させるために、前記検査装置から供給されるパルス信号の周波数を変換して前記検査装置の最少レートよりも早いクロック信号を生成し、前記検査装置の検査周期は前記パルス信号の周期によって決定され、前記集積回路素子の動作周期は前記クロック信号の周期によって決定され、前記集積回路素子の動作を制御するために前記検査装置から供給される複数の制御信号に対する入力設定時間と入力維持時間は、前記集積回路素子の各動作周期毎に各々分けて測定されることを特徴とする二重エッジクロックを使用した集積回路素子の検査方法。
前記クロック信号は、検査装置から供給されるパルス信号のデータ｀１’変換エッジとデータ｀０’変換エッジを受けて発生する二重エッジクロック信号であることを特徴とする請求項１に記載の二重エッジクロックを使用した集積回路素子の検査方法。
前記二重エッジクロック信号は、
前記パルス信号を入力としてパルス信号のデータ｀１’変換エッジを受けて第１パルス信号を発生する第１パルス発生器と、
前記パルス信号をインバータを通じて入力し、前記パルス信号のデータ｀０’変換エッジを受けて第２パルス信号を発生する第２パルス発生器と、
前記第１パルスと前記第２パルスとを合わせるＯＲゲートと
を含むクロック信号発生回路によって生成されることを特徴とする請求項２に記載の二重エッジクロックを使用した集積回路素子の検査方法。
前記クロック信号発生回路は、選択信号入力端子をさらに備え、選択信号が活性状態であるとき、前記第１パルス発生器と前記第２パルス発生器とが動作することを特徴とする請求項３に記載の二重エッジクロックを使用した集積回路素子の検査方法。
前記集積回路素子は、同期型メモリ素子で、前記二重エッジクロック信号は、前記同期型メモリ素子のシステムクロックであることを特徴とする請求項３に記載の二重エッジクロックを使用した集積回路素子の検査方法。
前記集積回路素子は、同期型メモリ素子で、前記パルス信号は前記同期型メモリ素子のシステムクロックであり、前記二重エッジクロック信号は同期型メモリ素子の内部クロックであることを特徴とする請求項３に記載の二重エッジクロックを使用した集積回路素子の検査方法。
前記複数の制御信号に対する最少入力設定時間と最少入力維持時間の合計は、前記検査装置の最少クロックサイクルより短いことを特徴とする請求項１に記載の二重エッジクロックを使用した集積回路素子の検査方法。
前記入力設定時間は、前記二重エッジクロック信号が｀１’に変わる瞬間を基準にして、その瞬間までに前記制御信号が特定値を維持している時間によって測定されることを特徴とする請求項７に記載の二重エッジクロックを使用した集積回路素子の検査方法。
前記入力維持時間は、前記二重エッジクロック信号が｀１’に変わる瞬間を基準にして、その瞬間から前記制御信号が特定値を維持している時間によって測定されることを特徴とする請求項７に記載の二重エッジクロックを使用した集積回路素子の検査方法。