JP3618524B2 - 二重エッジクロックを使用した集積回路素子の検査方法 - Google Patents
二重エッジクロックを使用した集積回路素子の検査方法 Download PDFInfo
- Publication number
- JP3618524B2 JP3618524B2 JP26010497A JP26010497A JP3618524B2 JP 3618524 B2 JP3618524 B2 JP 3618524B2 JP 26010497 A JP26010497 A JP 26010497A JP 26010497 A JP26010497 A JP 26010497A JP 3618524 B2 JP3618524 B2 JP 3618524B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- signal
- clock
- double edge
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の属する技術分野】
本発明は半導体集積回路素子の検査に関するもので、より具体的には、検査装置よりも高速に動作する同期型メモリ製品を検査することができる集積回路素子の検査方法に関する。
【0002】
【従来の技術】
最近メモリ製品は、標準DRAM(Dynamic Random Access Memory,以下’DRAM’という)や標準SRAM(Static RAM,以下SRAMという)から高速の同期型(Synchronous)製品に代替されつつある。同期型DRAMは、内部回路が外部のシステムクロックに同期されて動作する、例えば,64M bit同期型DRAMは、最高速度が7ns(143MHz)であることから分かるように非常に早い動作速度を持っている。
従って、高速の同期型メモリ製品の検査装置も、製品の特性検証のためには高速化が要求されている。
【0003】
【発明が解決しようとする課題】
しかしながら、高速の検査装置は値段が高いために高額の投資が必要となり、又同期型製品の高速化が急速に進行すれば、検査装置の開発がこれに追いつかないという問題点もある。従って、高速の同期型メモリ製品を検査するときに、速度が遅い低周波数検査装置を利用して、高速の同期型メモリ製品を検査することができれば費用が節減され、また検査に要する時間も短縮することができる。
【0004】
本願発明は上記事情に鑑みてなされたものであり、その目的は低周波数検査装置を利用して、高速の同期型メモリ製品を検査することができる集積回路素子の検査方法を提供することにある。
【0005】
【課題を解決するための手段】
上記目的を達成するために、本願発明に係る二重エッジクロックを使用した集積回路素子の検査方法は、最少レートと最少クロックサイクルを持つ検査装置を使用して、前記最少レートよりも早い動作速度を有する集積回路素子を検査する方法であって、前記集積回路素子を動作させるために、前記検査装置から供給されるパルス信号の周波数を変換して前記検査装置の最少レートよりも早いクロック信号を生成し、前記検査装置の検査周期は前記パルス信号の周期によって決定され、前記集積回路素子の動作周期は前記クロック信号の周期によって決定され、前記集積回路素子の動作を制御するために前記検査装置から供給される複数の制御信号に対する入力設定時間と入力維持時間は、前記集積回路素子の各動作周期毎に各々分けて測定されることを特徴とする。
【0006】
集積回路素子を動作させるために検査装置から供給される制御信号の最少入力設定時間と最少入力維持時間との合計は、検査装置の最少クロックサイクルよりも短いが、二重エッジクロックを使用したこの発明の検査方法においては、素子の動作周期毎に各々分けて、入力設定時間と入力維持時間を測定することによって正常的な検査が可能である。
【0007】
【発明の実施の形態】
以下、本願発明の一実施形態についてに詳細に説明する。
【0008】
動作速度の非常に早い同期型DRAMを、低速検査装置で検査することが難しいのは検査装置の制約によるもので、この制約は大きく二つに分けることができる。
【0009】
第一には検査装置の最少レートがあげられる。これは検査装置で作り得るクロック周波数の限界を意味し、またこれは同期型素子のクロックサイクル時間tcc (clock cycle time)と関連がある。例えば、速度143MHzで動作する同期型メモリ素子は、外部から供給されるシステムクロックが143MHz以上であることを要求するが、最少レートが、例えば、62.5MHzの検査装置を使用すると、このようなシステムクロックを素子に供給することができない。
【0010】
第二には、最少クロックサイクルがあげられる。これは同期型メモリを動作させるために検査装置から供給される信号、例えば、RAS/(Row address Strobe)、CAS/(Column Address Strobe)、WE/(Write Enable)及びCS/(Chip Select)のデータ`0’或いは`1’のレベルを所定時間持続させなければならないことを意味する。例えば、検査装置の最少クロックサイクルが5ns(5×10−9秒)とすれば、検査装置から供給される信号が、データ`0’を最少クロックサイクルより短い時間しか維持せずに、データ`1’に変換すれば、検査装置のハードウェア的な制約によって検査装置は、データ`0’をメモリ素子の認識できるようなレベルで素子に供給することができなくなる。
【0011】
このような検査装置の制約の中で、まず検査装置の最少レートと関連する制約を克服するために、検査装置から出るパルス信号の周波数を変換して、実際にメモリ素子が動作するのに必要なシステムクロックの周波数をより早くする。例えば、図1で示したような入出力信号の周波数が異なるクロック信号発生回路10を使うことができる。
【0012】
図1において、入力端子12には一定の周期を持ってトグリング(toggling)するパルス信号が入力される。このパルス信号は、もし検査装置の最少レートが、検査しようとする同期型メモリ素子の速度を収容することができれば、同期型メモリ素子のシステムクロックにそのまま供給される。
【0013】
入力端子14には、選択信号が供給され、この選択信号は第1、第2パルス発生器の動作を制御し出力端子20を通じて、周波数の変換されたパルス信号をクロック信号として出力すべきか、或いはパルス信号をそのままクロック信号として出力すべきかを選択するためのものである。
【0014】
第1パルス発生器16と第2パルス発生器18は、パルス信号のデータ`1’又はデータ`0’変換エッジ(high going edgeまたはlow going edge)を受けてパルスP1またはP2を発生するものであって、この二つのパルス発生器は、同じ構成とすることが可能で、この場合、第2パルス発生器18は、インバータINV1を通じてパルス信号が入力される。従って、第1パルス発生器16が、パルス信号のデータ`1’変換エッジによって発生させるパルスP1を出力すれば、第2パルス発生器18は、パルス信号のデータ`0’変換エッジによってパルス2を発生させる。
【0015】
二つのパルスP1とP2を、NORゲートとインバータINV2を通じて合わせると、入力端子12を通じて入力されたパルス信号の周波数の二倍を有するクロック信号を、出力端子20から出力することができる。出力されるクロック信号は、パルス信号の二つの変換エッジを受けて発生するので、これを二重エッジクロック信号という。このようなクロック信号発生回路10は、同期型メモリ素子の内部に形成され、パルス信号をシステムクロックに使用して、二重エッジクロック信号を内部クロックに使用することができる。
【0016】
一方、クロック信号発生回路10を、同期型メモリ素子の外部、例えば、検査用基板に形成して、二重エッジクロック信号がメモリ素子のシステムクロックとして入力されるようにすることもできる。この場合、同期型メモリ素子の内部クロックは、一般的な素子と同じように、システムクロックと同じ周波数を持つ信号になる。また、本実施形態ではNORゲートとインバータによってパルス1とパルス2を合成したが、ORゲートで合成してもよい。
【0017】
図2は、図1のクロック信号発生回路10の入出力信号及び内部信号のタイミング図である。
【0018】
区間Aにおいては、選択信号が`0’であるので、第1パルス発生器16と第2パルス発生器18は動作せず、入力されるパルス信号は、パルスP1としてそのまま現れている。
【0019】
区間Bにおいて、選択信号が`1’に変わると、パルス発生器16、18が動作して、二つのパルスP1とP2を出力するが、パルスP1はパルス信号のデータ`1’変換エッジを受けて発生し、パルスP2はパルス信号のデータ`0’変換エッジを受けて発生する。そして、この二つのパルスを合わせた結果、選択信号が`0’である区間Aにおいては、パルス信号と同じ周波数を持つクロック信号が出力されるのに対して、選択信号が`1’である区間Bにおいては、パルス信号より周波数が二倍大きい二重エッジクロック信号が出力されることが分かる。
【0020】
図3は、このようなクロック信号発生回路を使用して、同期型メモリ素子を動作させたときの動作タイミング図である。
【0021】
最少レートが、例えば16nsの検査装置から出力されるパルス信号は、16nsの周期を持つことになり、検査装置の1サイクルは、このようなパルス信号の一つの周期に該当する。しかし、同期型メモリ素子において、システムクロックとして使用する二重エッジクロック信号は、上述したクロック信号発生回路を使用する場合、周波数は二倍に早くなるので、8nsの周期を有し、同期型メモリの動作は、この8nsを基準にして行われる。
【0022】
二重エッジクロック信号は、同期型メモリ素子のすべての動作に対する基準信号として使用される。同期型素子の動作は、クロック信号のデータ`1’変換エッジに同期されて動作し、このとき入力される信号は、入力設定時間と入力維持時間を満足する場合、有効データとして認識される。
【0023】
図3において、区間RACTは、行活性化(Row Active)を意味し、この区間では、RAS/が高レベルから低レベルに下がり、CAS/が不活性状態の高レベルを維持する。このとき入力されるアドレス信号は、行アドレス信号(X)として認識される。WE/は不活性状態である高レベルを維持している。同期型メモリ素子の動作モードは、二重エッジクロック信号が低レベルから高レベルに遷移する瞬間のRAS/,CAS/,WE/の状態によって決定されることが一般的である。
【0024】
WRITE区間は、同期型メモリ素子が外部のデータを内部メモリセルに貯蔵する書取動作モードに該当する。WRITE区間において、二重エッジクロック信号が、低レベルから高レベルに遷移する瞬間、RAS/は高レベル、CAS/は低レベル、WE/は低レベルの状態にある。このとき入力されるアドレス信号は、列アドレス信号(Y)として認識され、RACT区間で認識した行アドレスと列アドレスによって指定されたメモリセルにデータが貯蔵される(Din)。
【0025】
次の検査装置1サイクルで行われるPRECHは、プリチャージ(precharge)区間であって、RAS/とWE/が低レベルで、CAS/が高レベルの状態である。PRECH区間の二重エッジクロック信号がデータ`1’に変わる瞬間のアドレス信号によって指定されるメモリ領域(バンク)に対し、プリチャージ動作が行われる。
【0026】
DUMMY区間においては、すべての信号 RAS/、CAS/及びWE/が、不活性である高レベルを維持する。DUMMY区間において、素子は何等の動作もせず、これは、例えばバンク活性化、バースト読取(busrt read),自動リフレシ等のように、一つ以上のクロックサイクルを必要とする動作を完了するために必要な区間である。
【0027】
このように行活性化と書取動作は、検査装置1サイクルでおこなわれる。従って、検査装置から供給するパルス信号が、同期型メモリ素子の動作速度に追いつかない場合でも、この発明による二重エッジクロック信号発生回路を使用して、同期型メモリ素子を正常に動作させることができる。
【0028】
次に、検査装置の最少クロックサイクルと関連した制約を克服するために、各々の動作周期毎に入力設定時間と入力維持時間を測定せず、図4で示したように、二番目の動作周期または四番目の動作周期毎に、入力設定時間と入力維持時間を分けて測定するようにタイミングを構成する。
【0029】
同期型メモリ素子は、図4の二重エッジクロック信号の1周期、即ち、8nsを基準にして動作する。メモリ素子は、前に説明したように、クロック信号発生回路を通じて検査装置から出力されるパルス信号、即ち二重エッジクロック信号によって動作する。従って検査装置の1サイクルは16nsになる。ここで、例えばCAS/信号が、図4で示したタイミングを持つ動作モードについて考えてみよう。CAS/は、同期型メモリ素子の一番目と二番目及び四番目の動作周期で活性状態にあるようにトグリングされる。また、検査装置は、上述したように、5nsの最少クロックサイクルを持ち、同期型メモリ素子が要求する最少入力設定時間tssは2ns,最少入力維持時間tSHは1nsと仮定する。入力設定時間tssは、二重エッジクロック信号が`0’から`1’に変わる時点を基準にして、その前2ns間CAS/が活性状態である`0’を維持すべきことを意味し、入力維持時間tSHは,二重エッジクロック信号が`0’から`1’に変わる時点を基準にして、その後にCAS/が最小限1nsの間`0’状態を維持すべきことを意味する。CAS/がtSSとtSHを満足する場合、同期型メモリ素子は、CAS/の活性状態を認識することができる。
【0030】
同期型メモリ素子が動作し得る最少条件を満足するCAS/信号のタイミングは、一番目の動作周期においてCAS/が2nsで`0’に下がり、二重エッジクロック信号が`1’に変わる4nsで`0’の値を1ns間維持した後に、5nsで`1’にトグリングするように構成することができる。
【0031】
二番目の動作周期においては10nsと13nsで、CAS/が`0’の状態にある。このようなタイミングを持つCAS/が検査装置から同期型メモリ素子に供給されば、動作周期毎に入力設定時間と入力維持時間を確認することができる。
【0032】
しかし、検査装置の最少クロックサイクルが5nsであるために、上述したタイミングを持つCAS/を検査装置が供給することができない。即ち、1番目の動作周期において、CAS/が2nsで`0’に下がったとすれば、CAS/は最少クロックサイクルである5nsの間その値を維持しなければならないので、7nsになってから`1’に変わる。また、`1’の値も5nsの間維持しなければならないので二番目の動作周期において、CAS/が再び`0’に下がる瞬間は12nsになってしまう。従って、二番目の動作周期においては、同期型メモリ素子が認識し得る水準のCAS/を供給することができなくなる。
【0033】
従って、この発明においては、お互いに異なる動作周期の間でトグリングをせずに活性状態を継続的に維持するタイミング信号TS1を供給する。
【0034】
タイミング信号TS1は、一番目の動作周期である2nsで`0’に下がり、二番目の動作周期である13nsで`1’に上昇する。このようなタイミングを持つ信号をCAS/信号としてメモリ素子に供給すれば、たとえ入力設定時間と入力維持時間を動作周期毎に測定できないという点もあるが、検査装置の最少クロックサイクルによる制約を克服することは可能である。入力設定時間tSSは4nsで、入力維持時間tSHは12nsで測定する。
【0035】
同期型メモリ素子は、タイミング信号TS1がクロック信号`1’に変わる時点である4nsと12nsにおいて活性レベルである`0’状態にあり、最少入力設定時間と最少入力維持時間を満足するので、TS1を正常的なCAS/ 信号として認識することができる。四番目の動作周期においては、CAS/とTS1は同じタイミングを有し、最少入力設定時間と入力維持時間を満足する。
【0036】
一方、この発明による二重エッジクロック信号を利用した集積回路素子の検査において、ピン多重化(pin multiplex)技法を採択していない検査装置は、一つのサイクルでX、Y2つのアドレス信号を発生することができるが、ピン多重化技法を使用した検査装置においては、一つのサイクルで、X,Yのうちの一つのアドレス信号しか生成することができないという制約がある。従って、tCCD(column address to column address delay time)1クロック、tRDL(last data in to row precharge time)1クロックの特性検証はむずかしい。
【0037】
例えば、図5で示したように20nsの周期を持つパルス1とパルス2をピン多重化技法を使用して、周期が10nsの単一クロック信号を作る。同期型メモリ素子がこの単一クロックを基準にして動作する場合(この発明を適用しない場合)において、単一クロックが`1’に変わる瞬間の2ns、12nsに入力されるアドレス信号は、有効アドレス信号として認識され、各々X,Yn+1,Yn+2,Yn+3に定められるメモリセルを指定することになる。従って、tCCD 1クロック(=10ns)毎にアドレス指定されたメモリセルに、データを書取か、読取する動作が可能である。
【0038】
しかし、この発明のように、二重エッジクロック信号を使用すれば、同期型素子の動作周期は5nsに減少して、二重エッジクロック信号が`1’に変わる瞬間の1ns、6ns、11nsおよび16nsで入力されるアドレス信号は、有効アドレス信号として認識される。しかし、検査装置は10nsの間、一つのアドレスしか生成することができないために、たとえ二重エッジクロック信号によって10nsの間、有効信号として認識されるアドレス信号が二つあるとしても、これは同じアドレスであり、結局同じメモリセルを二回アドレス指定する結果になる。従って、tCCD 1クロック(=5ns)毎にアドレス信号が、Yn+1→Yn+1→Yn+2→Yn+2→Yn+3→Yn+3に変更されるので、完璧な意味のtCCD 1クロックの実現は不可能である。
【0039】
従って、この発明のように、二重エッジクロックを使用する場合には、新しい検査パターンを作る時、設備制約によって一部のパターンにおいて、読取/書取動作で奇数または偶数に分けて二回進行する場合も発生することがある。
【0040】
【発明の効果】
以上説明したように、この発明においては、検査しようとする集積回路素子の動作速度に追いつかない検査装置を使用しても、高速の集積回路素子、例えば同期型メモリ素子に対する検査工程を進行することができるので、高額の新規検査装置に対する設備投資は減り、既存の設備を活用することができる。
【図面の簡単な説明】
【図1】本実施形態に係るクロック信号発生回路のブロック図である。
【図2】図1のクロック信号発生回路の入出力信号及び内部信号のタイミング図である。
【図3】図1のクロック信号発生回路を使用する場合の同期型メモリ素子の動作タイミング図である。
【図4】本実施形態に係る検査方法であって、入力設定時間と入力維持時間を測定するためのタイミング図である。
【図5】ピン多重化技法を使用する検査装置を利用した場合の本実施形態に係る検査方法においてアドレス信号発生の制約を説明するためのタイミング図である。
【符号の説明】
10 クロック信号発生回路
12 パルス信号入力端子
14 選択信号入力端子
16 第1パルス発生器
18 第2パルス発生器
20 クロック信号出力端子
Claims (9)
- 最少レートと最少クロックサイクルを持つ検査装置を使用して、前記最少レートよりも早い動作速度を有する集積回路素子を検査する方法であって、
前記集積回路素子を動作させるために、前記検査装置から供給されるパルス信号の周波数を変換して前記検査装置の最少レートよりも早いクロック信号を生成し、前記検査装置の検査周期は前記パルス信号の周期によって決定され、前記集積回路素子の動作周期は前記クロック信号の周期によって決定され、前記集積回路素子の動作を制御するために前記検査装置から供給される複数の制御信号に対する入力設定時間と入力維持時間は、前記集積回路素子の各動作周期毎に各々分けて測定されることを特徴とする二重エッジクロックを使用した集積回路素子の検査方法。 - 前記クロック信号は、検査装置から供給されるパルス信号のデータ`1’変換エッジとデータ`0’変換エッジを受けて発生する二重エッジクロック信号であることを特徴とする請求項1に記載の二重エッジクロックを使用した集積回路素子の検査方法。
- 前記二重エッジクロック信号は、
前記パルス信号を入力としてパルス信号のデータ`1’変換エッジを受けて第1パルス信号を発生する第1パルス発生器と、
前記パルス信号をインバータを通じて入力し、前記パルス信号のデータ`0’変換エッジを受けて第2パルス信号を発生する第2パルス発生器と、
前記第1パルスと前記第2パルスとを合わせるORゲートと
を含むクロック信号発生回路によって生成されることを特徴とする請求項2に記載の二重エッジクロックを使用した集積回路素子の検査方法。 - 前記クロック信号発生回路は、選択信号入力端子をさらに備え、選択信号が活性状態であるとき、前記第1パルス発生器と前記第2パルス発生器とが動作することを特徴とする請求項3に記載の二重エッジクロックを使用した集積回路素子の検査方法。
- 前記集積回路素子は、同期型メモリ素子で、前記二重エッジクロック信号は、前記同期型メモリ素子のシステムクロックであることを特徴とする請求項3に記載の二重エッジクロックを使用した集積回路素子の検査方法。
- 前記集積回路素子は、同期型メモリ素子で、前記パルス信号は前記同期型メモリ素子のシステムクロックであり、前記二重エッジクロック信号は同期型メモリ素子の内部クロックであることを特徴とする請求項3に記載の二重エッジクロックを使用した集積回路素子の検査方法。
- 前記複数の制御信号に対する最少入力設定時間と最少入力維持時間の合計は、前記検査装置の最少クロックサイクルより短いことを特徴とする請求項1に記載の二重エッジクロックを使用した集積回路素子の検査方法。
- 前記入力設定時間は、前記二重エッジクロック信号が`1’に変わる瞬間を基準にして、その瞬間までに前記制御信号が特定値を維持している時間によって測定されることを特徴とする請求項7に記載の二重エッジクロックを使用した集積回路素子の検査方法。
- 前記入力維持時間は、前記二重エッジクロック信号が`1’に変わる瞬間を基準にして、その瞬間から前記制御信号が特定値を維持している時間によって測定されることを特徴とする請求項7に記載の二重エッジクロックを使用した集積回路素子の検査方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970029707A KR100211609B1 (ko) | 1997-06-30 | 1997-06-30 | 이중에지 클록을 사용한 집적회로 소자 검사방법 |
KR1997-29707 | 1997-06-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1125691A JPH1125691A (ja) | 1999-01-29 |
JP3618524B2 true JP3618524B2 (ja) | 2005-02-09 |
Family
ID=19512664
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26010497A Expired - Fee Related JP3618524B2 (ja) | 1997-06-30 | 1997-09-25 | 二重エッジクロックを使用した集積回路素子の検査方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5959915A (ja) |
JP (1) | JP3618524B2 (ja) |
KR (1) | KR100211609B1 (ja) |
CN (1) | CN1118708C (ja) |
TW (1) | TW346540B (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6055208A (en) * | 1998-06-05 | 2000-04-25 | Micron Technology, Inc. | Method and circuit for sending a signal in a semiconductor device during a setup time |
US6115303A (en) * | 1998-10-09 | 2000-09-05 | Micron Technology, Inc. | Method and apparatus for testing memory devices |
US6944247B2 (en) * | 1999-11-19 | 2005-09-13 | Texas Instruments Incorporated | Plural circuit selection using role reversing control inputs |
US6393081B1 (en) * | 1998-11-25 | 2002-05-21 | Texas Instruments Incorporated | Plural circuit selection using role reversing control inputs |
US6738442B1 (en) * | 2000-01-19 | 2004-05-18 | Agere Systems Inc. | Pulse detection and synchronization system |
JP3645791B2 (ja) * | 2000-05-29 | 2005-05-11 | エルピーダメモリ株式会社 | 同期型半導体記憶装置 |
KR20040019301A (ko) * | 2001-06-08 | 2004-03-05 | 벡터 토바코 리미티드 | 담배에서 니코틴 및 니트로사민 수준의 조절 |
KR100493027B1 (ko) * | 2002-10-01 | 2005-06-07 | 삼성전자주식회사 | 외부클럭의 주파수 체배기와 테스트 데이터의 출력버퍼를 구비하는 반도체 장치 및 반도체 장치의 테스트 방법 |
US7536610B2 (en) * | 2004-03-26 | 2009-05-19 | Koninklijke Philips Electronics N.V. | Method for detecting resistive-open defects in semiconductor memories |
KR100688502B1 (ko) * | 2004-10-21 | 2007-03-02 | 삼성전자주식회사 | 하이 주파수 구현이 가능한 반도체 소자의 검사방법 |
US8394084B2 (en) | 2005-01-10 | 2013-03-12 | Optimedica Corporation | Apparatus for patterned plasma-mediated laser trephination of the lens capsule and three dimensional phaco-segmentation |
US7385872B2 (en) | 2006-10-17 | 2008-06-10 | Qimonda North America Corp. | Method and apparatus for increasing clock frequency and data rate for semiconductor devices |
US20090134922A1 (en) * | 2007-11-27 | 2009-05-28 | Cheng-Hung Chen | Start-up circuit for bias circuit |
EP2234272A3 (en) | 2009-03-23 | 2015-09-30 | Oticon A/S | Low-power dual-edge-triggered storage cell with scan test support and clock gating circuit therefor |
CN102467097B (zh) * | 2010-11-16 | 2013-10-16 | 安凯(广州)微电子技术有限公司 | 一种外设控制器和外设控制电路 |
CN104101767A (zh) * | 2014-08-08 | 2014-10-15 | 长沙金艺电子科技有限公司 | 一种从高压母线上直接取电压信号的避雷器阻性电流测试仪 |
KR102610279B1 (ko) * | 2017-12-12 | 2023-12-07 | 삼성전자주식회사 | 메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 테스트 시스템의 동작 방법 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4672583A (en) * | 1983-06-15 | 1987-06-09 | Nec Corporation | Dynamic random access memory device provided with test circuit for internal refresh circuit |
JP3406698B2 (ja) * | 1994-08-26 | 2003-05-12 | 富士通株式会社 | 半導体装置 |
US5659508A (en) * | 1995-12-06 | 1997-08-19 | International Business Machine Corporation | Special mode enable transparent to normal mode operation |
US5875153A (en) * | 1997-04-30 | 1999-02-23 | Texas Instruments Incorporated | Internal/external clock option for built-in self test |
US7589076B2 (en) * | 2006-05-18 | 2009-09-15 | Pgx Health, Llc | Substituted aryl piperidinylalkynyladenosines as A2AR agonists |
-
1997
- 1997-06-30 KR KR1019970029707A patent/KR100211609B1/ko not_active IP Right Cessation
- 1997-09-09 TW TW086113020A patent/TW346540B/zh not_active IP Right Cessation
- 1997-09-18 CN CN97116548A patent/CN1118708C/zh not_active Expired - Fee Related
- 1997-09-25 JP JP26010497A patent/JP3618524B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-29 US US09/107,093 patent/US5959915A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5959915A (en) | 1999-09-28 |
KR100211609B1 (ko) | 1999-08-02 |
CN1204058A (zh) | 1999-01-06 |
TW346540B (en) | 1998-12-01 |
KR19990005509A (ko) | 1999-01-25 |
JPH1125691A (ja) | 1999-01-29 |
CN1118708C (zh) | 2003-08-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3618524B2 (ja) | 二重エッジクロックを使用した集積回路素子の検査方法 | |
KR100657830B1 (ko) | 반도체 메모리 장치의 테스트 장치 및 방법 | |
US5265102A (en) | Test pattern generator | |
US6614713B2 (en) | Semiconductor memory device having a circuit for fast operation | |
US7200069B2 (en) | Semiconductor memory device having external data load signal synchronous with data strobe signal and serial-to-parallel data prefetch method thereof | |
EP0553547A2 (en) | Strobe signals in semiconductor memory devices | |
JP2904076B2 (ja) | 半導体記憶装置 | |
US7017090B2 (en) | Semiconductor module including semiconductor memory device shiftable to test mode as well as semiconductor memory device used therein | |
US6061294A (en) | Synchronous semiconductor memory device and method of controlling sensing process of synchronous dynamic RAM | |
US11749324B2 (en) | Variable clock divider | |
KR20000077249A (ko) | 반도체 기억 장치 | |
JP2004532496A (ja) | 低速メモリテスタを用いて高速メモリテストを行うためのオンチップ回路 | |
JP2004046927A (ja) | 半導体記憶装置 | |
JPH1021684A (ja) | 同期型半導体記憶装置 | |
JP6006911B2 (ja) | 半導体記憶装置 | |
US20070159910A1 (en) | Command generating circuit and semiconductor memory device having the same | |
JPH07140207A (ja) | 半導体装置及びその試験方法 | |
KR100909625B1 (ko) | 어드레스 동기 회로 | |
JP4056236B2 (ja) | ダイナミック・バーンイン装置 | |
KR100557975B1 (ko) | 메모리의 자동 리프레쉬 회로_ | |
KR19980040799A (ko) | 반도체 메모리 장치의 자동 프리차아지 신호 발생회로 | |
KR100446280B1 (ko) | 동기식 디램 웨이퍼 테스트시의 ac 파라미터의 타이밍 제어방법 및 타이밍 제어회로 | |
JPH0554640A (ja) | 半導体記憶装置 | |
CN114121119A (zh) | 用于提供数据速率操作的设备和方法 | |
KR20030033511A (ko) | 스토리지 커패시터를 포함하는 셀을 갖는 에스램의리프레쉬장치 및 그 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041021 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041102 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041110 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071119 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081119 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091119 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101119 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121119 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121119 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131119 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |