JPH1125691A - 二重エッジクロックを使用した集積回路素子の検査方法 - Google Patents
二重エッジクロックを使用した集積回路素子の検査方法Info
- Publication number
- JPH1125691A JPH1125691A JP9260104A JP26010497A JPH1125691A JP H1125691 A JPH1125691 A JP H1125691A JP 9260104 A JP9260104 A JP 9260104A JP 26010497 A JP26010497 A JP 26010497A JP H1125691 A JPH1125691 A JP H1125691A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- integrated circuit
- clock
- pulse
- double edge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 低周波数検査装置を利用して、高速の同期型
メモリ製品を検査することができる集積回路素子の検査
方法を提供することを目的とする。 【解決手段】 本発明に係る二重エッジクロック信号を
使用した集積回路素子の検査方法は、パルス信号を入力
してそのパルス信号のデータ｀１’変換エッジを受けて
第１パルス信号を発生する第１パルス発生器１６と、パ
ルス信号をインバータを通じて入力してパルス信号のデ
ータ｀０’変換エッジを受けて第２パルス信号を発生す
る第２パルス発生器１８と、第１パルスと第２パルスと
を合わせるＯＲゲートとを含むクロック信号発生回路に
よって二重エッジクロック信号を生成することを特徴と
する。
メモリ製品を検査することができる集積回路素子の検査
方法を提供することを目的とする。 【解決手段】 本発明に係る二重エッジクロック信号を
使用した集積回路素子の検査方法は、パルス信号を入力
してそのパルス信号のデータ｀１’変換エッジを受けて
第１パルス信号を発生する第１パルス発生器１６と、パ
ルス信号をインバータを通じて入力してパルス信号のデ
ータ｀０’変換エッジを受けて第２パルス信号を発生す
る第２パルス発生器１８と、第１パルスと第２パルスと
を合わせるＯＲゲートとを含むクロック信号発生回路に
よって二重エッジクロック信号を生成することを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路素子
の検査に関するもので、より具体的には、検査装置より
も高速に動作する同期型メモリ製品を検査することがで
きる集積回路素子の検査方法に関する。
の検査に関するもので、より具体的には、検査装置より
も高速に動作する同期型メモリ製品を検査することがで
きる集積回路素子の検査方法に関する。
【０００２】
【従来の技術】最近メモリ製品は、標準DRAM(Dynamic R
andom Access Memory，以下'DRAM'という）や標準SRAM
（Static RAM，以下SRAMという）から高速の同期型（Sy
nchronous)製品に代替されつつある。同期型DRAMは、内
部回路が外部のシステムクロックに同期されて動作す
る、例えば，64M bit同期型DRAMは、最高速度が7nｓ(14
3MHz)であることから分かるように非常に早い動作速度
を持っている。従って、高速の同期型メモリ製品の検査
装置も、製品の特性検証のためには高速化が要求されて
いる。
andom Access Memory，以下'DRAM'という）や標準SRAM
（Static RAM，以下SRAMという）から高速の同期型（Sy
nchronous)製品に代替されつつある。同期型DRAMは、内
部回路が外部のシステムクロックに同期されて動作す
る、例えば，64M bit同期型DRAMは、最高速度が7nｓ(14
3MHz)であることから分かるように非常に早い動作速度
を持っている。従って、高速の同期型メモリ製品の検査
装置も、製品の特性検証のためには高速化が要求されて
いる。
【０００３】
【発明が解決しようとする課題】しかしながら、高速の
検査装置は値段が高いために高額の投資が必要となり、
又同期型製品の高速化が急速に進行すれば、検査装置の
開発がこれに追いつかないという問題点もある。従っ
て、高速の同期型メモリ製品を検査するときに、速度が
遅い低周波数検査装置を利用して、高速の同期型メモリ
製品を検査することができれば費用が節減され、また検
査に要する時間も短縮することができる。
検査装置は値段が高いために高額の投資が必要となり、
又同期型製品の高速化が急速に進行すれば、検査装置の
開発がこれに追いつかないという問題点もある。従っ
て、高速の同期型メモリ製品を検査するときに、速度が
遅い低周波数検査装置を利用して、高速の同期型メモリ
製品を検査することができれば費用が節減され、また検
査に要する時間も短縮することができる。
【０００４】本願発明は上記事情に鑑みてなされたもの
であり、その目的は低周波数検査装置を利用して、高速
の同期型メモリ製品を検査することができる集積回路素
子の検査方法を提供することにある。
であり、その目的は低周波数検査装置を利用して、高速
の同期型メモリ製品を検査することができる集積回路素
子の検査方法を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本願発明に係る二重エッジクロックを使用した集積
回路素子の検査方法は、最少レートと最少クロックサイ
クルを持つ検査装置を使用して、前記最少レートよりも
早い動作速度を有する集積回路素子を検査する方法であ
って、前記集積回路素子を動作させるために、前記検査
装置から供給されるパルス信号の周波数を変換して前記
検査装置の最少レートよりも早いクロック信号を生成
し、前記検査装置の検査周期は前記パルス信号の周期に
よって決定され、前記集積回路素子の動作周期は前記ク
ロック信号の周期によって決定され、前記集積回路素子
の動作を制御するために前記検査装置から供給される複
数の制御信号に対する入力設定時間と入力維持時間は、
前記集積回路素子の各動作周期毎に各々分けて測定され
ることを特徴とする。
に、本願発明に係る二重エッジクロックを使用した集積
回路素子の検査方法は、最少レートと最少クロックサイ
クルを持つ検査装置を使用して、前記最少レートよりも
早い動作速度を有する集積回路素子を検査する方法であ
って、前記集積回路素子を動作させるために、前記検査
装置から供給されるパルス信号の周波数を変換して前記
検査装置の最少レートよりも早いクロック信号を生成
し、前記検査装置の検査周期は前記パルス信号の周期に
よって決定され、前記集積回路素子の動作周期は前記ク
ロック信号の周期によって決定され、前記集積回路素子
の動作を制御するために前記検査装置から供給される複
数の制御信号に対する入力設定時間と入力維持時間は、
前記集積回路素子の各動作周期毎に各々分けて測定され
ることを特徴とする。
【０００６】集積回路素子を動作させるために検査装置
から供給される制御信号の最少入力設定時間と最少入力
維持時間との合計は、検査装置の最少クロックサイクル
よりも短いが、二重エッジクロックを使用したこの発明
の検査方法においては、素子の動作周期毎に各々分け
て、入力設定時間と入力維持時間を測定することによっ
て正常的な検査が可能である。
から供給される制御信号の最少入力設定時間と最少入力
維持時間との合計は、検査装置の最少クロックサイクル
よりも短いが、二重エッジクロックを使用したこの発明
の検査方法においては、素子の動作周期毎に各々分け
て、入力設定時間と入力維持時間を測定することによっ
て正常的な検査が可能である。
【０００７】
【発明の実施の形態】以下、本願発明の一実施形態につ
いてに詳細に説明する。
いてに詳細に説明する。
【０００８】動作速度の非常に早い同期型DRAMを、低速
検査装置で検査することが難しいのは検査装置の制約に
よるもので、この制約は大きく二つに分けることができ
る。
検査装置で検査することが難しいのは検査装置の制約に
よるもので、この制約は大きく二つに分けることができ
る。
【０００９】第一には検査装置の最少レートがあげられ
る。これは検査装置で作り得るクロック周波数の限界を
意味し、またこれは同期型素子のクロックサイクル時間
ｔcc (clock cycle time）と関連がある。例えば、速
度１４３ＭＨｚで動作する同期型メモリ素子は、外部か
ら供給されるシステムクロックが１４３ＭＨｚ以上であ
ることを要求するが、最少レートが、例えば、６２．５
ＭＨｚの検査装置を使用すると、このようなシステムク
ロックを素子に供給することができない。
る。これは検査装置で作り得るクロック周波数の限界を
意味し、またこれは同期型素子のクロックサイクル時間
ｔcc (clock cycle time）と関連がある。例えば、速
度１４３ＭＨｚで動作する同期型メモリ素子は、外部か
ら供給されるシステムクロックが１４３ＭＨｚ以上であ
ることを要求するが、最少レートが、例えば、６２．５
ＭＨｚの検査装置を使用すると、このようなシステムク
ロックを素子に供給することができない。
【００１０】第二には、最少クロックサイクルがあげら
れる。これは同期型メモリを動作させるために検査装置
から供給される信号、例えば、RAS/(Row address Strob
e)、CAS/(Column Address Strobe)、WE/(Write Enable)
及びCS/(Chip Select)のデータ｀０’或いは｀１’のレ
ベルを所定時間持続させなければならないことを意味す
る。例えば、検査装置の最少クロックサイクルが５ｎｓ
（５×１０-9秒）とすれば、検査装置から供給される信
号が、データ｀０’を最少クロックサイクルより短い時
間しか維持せずに、データ｀１’に変換すれば、検査装
置のハードウェア的な制約によって検査装置は、データ
｀０’をメモリ素子の認識できるようなレベルで素子に
供給することができなくなる。
れる。これは同期型メモリを動作させるために検査装置
から供給される信号、例えば、RAS/(Row address Strob
e)、CAS/(Column Address Strobe)、WE/(Write Enable)
及びCS/(Chip Select)のデータ｀０’或いは｀１’のレ
ベルを所定時間持続させなければならないことを意味す
る。例えば、検査装置の最少クロックサイクルが５ｎｓ
（５×１０-9秒）とすれば、検査装置から供給される信
号が、データ｀０’を最少クロックサイクルより短い時
間しか維持せずに、データ｀１’に変換すれば、検査装
置のハードウェア的な制約によって検査装置は、データ
｀０’をメモリ素子の認識できるようなレベルで素子に
供給することができなくなる。
【００１１】このような検査装置の制約の中で、まず検
査装置の最少レートと関連する制約を克服するために、
検査装置から出るパルス信号の周波数を変換して、実際
にメモリ素子が動作するのに必要なシステムクロックの
周波数をより早くする。例えば、図１で示したような入
出力信号の周波数が異なるクロック信号発生回路１０を
使うことができる。
査装置の最少レートと関連する制約を克服するために、
検査装置から出るパルス信号の周波数を変換して、実際
にメモリ素子が動作するのに必要なシステムクロックの
周波数をより早くする。例えば、図１で示したような入
出力信号の周波数が異なるクロック信号発生回路１０を
使うことができる。
【００１２】図１において、入力端子１２には一定の周
期を持ってトグリング（toggling)するパルス信号が入
力される。このパルス信号は、もし検査装置の最少レー
トが、検査しようとする同期型メモリ素子の速度を収容
することができれば、同期型メモリ素子のシステムクロ
ックにそのまま供給される。
期を持ってトグリング（toggling)するパルス信号が入
力される。このパルス信号は、もし検査装置の最少レー
トが、検査しようとする同期型メモリ素子の速度を収容
することができれば、同期型メモリ素子のシステムクロ
ックにそのまま供給される。
【００１３】入力端子１４には、選択信号が供給され、
この選択信号は第１、第２パルス発生器の動作を制御し
出力端子２０を通じて、周波数の変換されたパルス信号
をクロック信号として出力すべきか、或いはパルス信号
をそのままクロック信号として出力すべきかを選択する
ためのものである。
この選択信号は第１、第２パルス発生器の動作を制御し
出力端子２０を通じて、周波数の変換されたパルス信号
をクロック信号として出力すべきか、或いはパルス信号
をそのままクロック信号として出力すべきかを選択する
ためのものである。
【００１４】第１パルス発生器１６と第２パルス発生器
１８は、パルス信号のデータ｀１’又はデータ｀０’変
換エッジ（high going edgeまたはlow going edge)を受
けてパルスP1またはP2を発生するものであって、この二
つのパルス発生器は、同じ構成とすることが可能で、こ
の場合、第２パルス発生器１８は、インバータＩＮＶ１
を通じてパルス信号が入力される。従って、第１パルス
発生器１６が、パルス信号のデータ｀１’変換エッジに
よって発生させるパルスＰ１を出力すれば、第２パルス
発生器１８は、パルス信号のデータ｀０’変換エッジに
よってパルス２を発生させる。
１８は、パルス信号のデータ｀１’又はデータ｀０’変
換エッジ（high going edgeまたはlow going edge)を受
けてパルスP1またはP2を発生するものであって、この二
つのパルス発生器は、同じ構成とすることが可能で、こ
の場合、第２パルス発生器１８は、インバータＩＮＶ１
を通じてパルス信号が入力される。従って、第１パルス
発生器１６が、パルス信号のデータ｀１’変換エッジに
よって発生させるパルスＰ１を出力すれば、第２パルス
発生器１８は、パルス信号のデータ｀０’変換エッジに
よってパルス２を発生させる。
【００１５】二つのパルスＰ１とＰ２を、ＮＯＲゲート
とインバータＩＮＶ２を通じて合わせると、入力端子１
２を通じて入力されたパルス信号の周波数の二倍を有す
るクロック信号を、出力端子２０から出力することがで
きる。出力されるクロック信号は、パルス信号の二つの
変換エッジを受けて発生するので、これを二重エッジク
ロック信号という。このようなクロック信号発生回路１
０は、同期型メモリ素子の内部に形成され、パルス信号
をシステムクロックに使用して、二重エッジクロック信
号を内部クロックに使用することができる。
とインバータＩＮＶ２を通じて合わせると、入力端子１
２を通じて入力されたパルス信号の周波数の二倍を有す
るクロック信号を、出力端子２０から出力することがで
きる。出力されるクロック信号は、パルス信号の二つの
変換エッジを受けて発生するので、これを二重エッジク
ロック信号という。このようなクロック信号発生回路１
０は、同期型メモリ素子の内部に形成され、パルス信号
をシステムクロックに使用して、二重エッジクロック信
号を内部クロックに使用することができる。
【００１６】一方、クロック信号発生回路１０を、同期
型メモリ素子の外部、例えば、検査用基板に形成して、
二重エッジクロック信号がメモリ素子のシステムクロッ
クとして入力されるようにすることもできる。この場
合、同期型メモリ素子の内部クロックは、一般的な素子
と同じように、システムクロックと同じ周波数を持つ信
号になる。また、本実施形態ではＮＯＲゲートとインバ
ータによってパルス１とパルス２を合成したが、ＯＲゲ
ートで合成してもよい。
型メモリ素子の外部、例えば、検査用基板に形成して、
二重エッジクロック信号がメモリ素子のシステムクロッ
クとして入力されるようにすることもできる。この場
合、同期型メモリ素子の内部クロックは、一般的な素子
と同じように、システムクロックと同じ周波数を持つ信
号になる。また、本実施形態ではＮＯＲゲートとインバ
ータによってパルス１とパルス２を合成したが、ＯＲゲ
ートで合成してもよい。
【００１７】図２は、図１のクロック信号発生回路１０
の入出力信号及び内部信号のタイミング図である。
の入出力信号及び内部信号のタイミング図である。
【００１８】区間Ａにおいては、選択信号が｀０’であ
るので、第１パルス発生器１６と第２パルス発生器１８
は動作せず、入力されるパルス信号は、パルスＰ１とし
てそのまま現れている。
るので、第１パルス発生器１６と第２パルス発生器１８
は動作せず、入力されるパルス信号は、パルスＰ１とし
てそのまま現れている。
【００１９】区間Ｂにおいて、選択信号が｀１’に変わ
ると、パルス発生器１６、１８が動作して、二つのパル
スＰ１とＰ２を出力するが、パルスＰ１はパルス信号の
データ｀１’変換エッジを受けて発生し、パルスＰ２は
パルス信号のデータ｀０’変換エッジを受けて発生す
る。そして、この二つのパルスを合わせた結果、選択信
号が｀０’である区間Ａにおいては、パルス信号と同じ
周波数を持つクロック信号が出力されるのに対して、選
択信号が｀１’である区間Ｂにおいては、パルス信号よ
り周波数が二倍大きい二重エッジクロック信号が出力さ
れることが分かる。
ると、パルス発生器１６、１８が動作して、二つのパル
スＰ１とＰ２を出力するが、パルスＰ１はパルス信号の
データ｀１’変換エッジを受けて発生し、パルスＰ２は
パルス信号のデータ｀０’変換エッジを受けて発生す
る。そして、この二つのパルスを合わせた結果、選択信
号が｀０’である区間Ａにおいては、パルス信号と同じ
周波数を持つクロック信号が出力されるのに対して、選
択信号が｀１’である区間Ｂにおいては、パルス信号よ
り周波数が二倍大きい二重エッジクロック信号が出力さ
れることが分かる。
【００２０】図３は、このようなクロック信号発生回路
を使用して、同期型メモリ素子を動作させたときの動作
タイミング図である。
を使用して、同期型メモリ素子を動作させたときの動作
タイミング図である。
【００２１】最少レートが、例えば１６nsの検査装置か
ら出力されるパルス信号は、１６nsの周期を持つことに
なり、検査装置の１サイクルは、このようなパルス信号
の一つの周期に該当する。しかし、同期型メモリ素子に
おいて、システムクロックとして使用する二重エッジク
ロック信号は、上述したクロック信号発生回路を使用す
る場合、周波数は二倍に早くなるので、８nsの周期を有
し、同期型メモリの動作は、この８nsを基準にして行わ
れる。
ら出力されるパルス信号は、１６nsの周期を持つことに
なり、検査装置の１サイクルは、このようなパルス信号
の一つの周期に該当する。しかし、同期型メモリ素子に
おいて、システムクロックとして使用する二重エッジク
ロック信号は、上述したクロック信号発生回路を使用す
る場合、周波数は二倍に早くなるので、８nsの周期を有
し、同期型メモリの動作は、この８nsを基準にして行わ
れる。
【００２２】二重エッジクロック信号は、同期型メモリ
素子のすべての動作に対する基準信号として使用され
る。同期型素子の動作は、クロック信号のデータ｀１’
変換エッジに同期されて動作し、このとき入力される信
号は、入力設定時間と入力維持時間を満足する場合、有
効データとして認識される。
素子のすべての動作に対する基準信号として使用され
る。同期型素子の動作は、クロック信号のデータ｀１’
変換エッジに同期されて動作し、このとき入力される信
号は、入力設定時間と入力維持時間を満足する場合、有
効データとして認識される。
【００２３】図３において、区間ＲＡＣＴは、行活性化
（Ｒow Ａctive）を意味し、この区間では、ＲＡＳ／
が高レベルから低レベルに下がり、ＣＡＳ／が不活性状
態の高レベルを維持する。このとき入力されるアドレス
信号は、行アドレス信号（Ｘ）として認識される。ＷＥ
／は不活性状態である高レベルを維持している。同期型
メモリ素子の動作モードは、二重エッジクロック信号が
低レベルから高レベルに遷移する瞬間のＲＡＳ／，ＣＡ
Ｓ／，ＷＥ／の状態によって決定されることが一般的で
ある。
（Ｒow Ａctive）を意味し、この区間では、ＲＡＳ／
が高レベルから低レベルに下がり、ＣＡＳ／が不活性状
態の高レベルを維持する。このとき入力されるアドレス
信号は、行アドレス信号（Ｘ）として認識される。ＷＥ
／は不活性状態である高レベルを維持している。同期型
メモリ素子の動作モードは、二重エッジクロック信号が
低レベルから高レベルに遷移する瞬間のＲＡＳ／，ＣＡ
Ｓ／，ＷＥ／の状態によって決定されることが一般的で
ある。
【００２４】ＷＲＩＴＥ区間は、同期型メモリ素子が外
部のデータを内部メモリセルに貯蔵する書取動作モード
に該当する。ＷＲＩＴＥ区間において、二重エッジクロ
ック信号が、低レベルから高レベルに遷移する瞬間、Ｒ
ＡＳ／は高レベル、ＣＡＳ／は低レベル、ＷＥ／は低レ
ベルの状態にある。このとき入力されるアドレス信号
は、列アドレス信号（Ｙ）として認識され、ＲＡＣＴ区
間で認識した行アドレスと列アドレスによって指定され
たメモリセルにデータが貯蔵される（Ｄｉｎ）。
部のデータを内部メモリセルに貯蔵する書取動作モード
に該当する。ＷＲＩＴＥ区間において、二重エッジクロ
ック信号が、低レベルから高レベルに遷移する瞬間、Ｒ
ＡＳ／は高レベル、ＣＡＳ／は低レベル、ＷＥ／は低レ
ベルの状態にある。このとき入力されるアドレス信号
は、列アドレス信号（Ｙ）として認識され、ＲＡＣＴ区
間で認識した行アドレスと列アドレスによって指定され
たメモリセルにデータが貯蔵される（Ｄｉｎ）。
【００２５】次の検査装置１サイクルで行われるＰＲＥ
ＣＨは、プリチャージ（precharge）区間であって、Ｒ
ＡＳ／とＷＥ／が低レベルで、ＣＡＳ／が高レベルの状
態である。ＰＲＥＣＨ区間の二重エッジクロック信号が
データ｀１’に変わる瞬間のアドレス信号によって指定
されるメモリ領域（バンク）に対し、プリチャージ動作
が行われる。
ＣＨは、プリチャージ（precharge）区間であって、Ｒ
ＡＳ／とＷＥ／が低レベルで、ＣＡＳ／が高レベルの状
態である。ＰＲＥＣＨ区間の二重エッジクロック信号が
データ｀１’に変わる瞬間のアドレス信号によって指定
されるメモリ領域（バンク）に対し、プリチャージ動作
が行われる。
【００２６】ＤＵＭＭＹ区間においては、すべての信号
ＲＡＳ／、ＣＡＳ／及びＷＥ／が、不活性である高レ
ベルを維持する。ＤＵＭＭＹ区間において、素子は何等
の動作もせず、これは、例えばバンク活性化、バースト
読取（busrt read），自動リフレシ等のように、一つ以
上のクロックサイクルを必要とする動作を完了するため
に必要な区間である。
ＲＡＳ／、ＣＡＳ／及びＷＥ／が、不活性である高レ
ベルを維持する。ＤＵＭＭＹ区間において、素子は何等
の動作もせず、これは、例えばバンク活性化、バースト
読取（busrt read），自動リフレシ等のように、一つ以
上のクロックサイクルを必要とする動作を完了するため
に必要な区間である。
【００２７】このように行活性化と書取動作は、検査装
置１サイクルでおこなわれる。従って、検査装置から供
給するパルス信号が、同期型メモリ素子の動作速度に追
いつかない場合でも、この発明による二重エッジクロッ
ク信号発生回路を使用して、同期型メモリ素子を正常に
動作させることができる。
置１サイクルでおこなわれる。従って、検査装置から供
給するパルス信号が、同期型メモリ素子の動作速度に追
いつかない場合でも、この発明による二重エッジクロッ
ク信号発生回路を使用して、同期型メモリ素子を正常に
動作させることができる。
【００２８】次に、検査装置の最少クロックサイクルと
関連した制約を克服するために、各々の動作周期毎に入
力設定時間と入力維持時間を測定せず、図４で示したよ
うに、二番目の動作周期または四番目の動作周期毎に、
入力設定時間と入力維持時間を分けて測定するようにタ
イミングを構成する。
関連した制約を克服するために、各々の動作周期毎に入
力設定時間と入力維持時間を測定せず、図４で示したよ
うに、二番目の動作周期または四番目の動作周期毎に、
入力設定時間と入力維持時間を分けて測定するようにタ
イミングを構成する。
【００２９】同期型メモリ素子は、図４の二重エッジク
ロック信号の１周期、即ち、８nsを基準にして動作す
る。メモリ素子は、前に説明したように、クロック信号
発生回路を通じて検査装置から出力されるパルス信号、
即ち二重エッジクロック信号によって動作する。従って
検査装置の１サイクルは１６nsになる。ここで、例えば
ＣＡＳ／信号が、図４で示したタイミングを持つ動作モ
ードについて考えてみよう。ＣＡＳ／は、同期型メモリ
素子の一番目と二番目及び四番目の動作周期で活性状態
にあるようにトグリングされる。また、検査装置は、上
述したように、５nsの最少クロックサイクルを持ち、同
期型メモリ素子が要求する最少入力設定時間ｔssは２ｎ
ｓ，最少入力維持時間ｔSHは１ｎｓと仮定する。入力設
定時間ｔssは、二重エッジクロック信号が｀０’から｀
１’に変わる時点を基準にして、その前２ｎｓ間ＣＡＳ
／が活性状態である｀０’を維持すべきことを意味し、
入力維持時間ｔSHは，二重エッジクロック信号が｀０’
から｀１’に変わる時点を基準にして、その後にＣＡＳ
／が最小限１ｎｓの間｀０’状態を維持すべきことを意
味する。ＣＡＳ／がｔSSとｔSHを満足する場合、同期型
メモリ素子は、ＣＡＳ／の活性状態を認識することがで
きる。
ロック信号の１周期、即ち、８nsを基準にして動作す
る。メモリ素子は、前に説明したように、クロック信号
発生回路を通じて検査装置から出力されるパルス信号、
即ち二重エッジクロック信号によって動作する。従って
検査装置の１サイクルは１６nsになる。ここで、例えば
ＣＡＳ／信号が、図４で示したタイミングを持つ動作モ
ードについて考えてみよう。ＣＡＳ／は、同期型メモリ
素子の一番目と二番目及び四番目の動作周期で活性状態
にあるようにトグリングされる。また、検査装置は、上
述したように、５nsの最少クロックサイクルを持ち、同
期型メモリ素子が要求する最少入力設定時間ｔssは２ｎ
ｓ，最少入力維持時間ｔSHは１ｎｓと仮定する。入力設
定時間ｔssは、二重エッジクロック信号が｀０’から｀
１’に変わる時点を基準にして、その前２ｎｓ間ＣＡＳ
／が活性状態である｀０’を維持すべきことを意味し、
入力維持時間ｔSHは，二重エッジクロック信号が｀０’
から｀１’に変わる時点を基準にして、その後にＣＡＳ
／が最小限１ｎｓの間｀０’状態を維持すべきことを意
味する。ＣＡＳ／がｔSSとｔSHを満足する場合、同期型
メモリ素子は、ＣＡＳ／の活性状態を認識することがで
きる。
【００３０】同期型メモリ素子が動作し得る最少条件を
満足するＣＡＳ／信号のタイミングは、一番目の動作周
期においてＣＡＳ／が２ｎｓで｀０’に下がり、二重エ
ッジクロック信号が｀１’に変わる４ｎｓで｀０’の値
を１ｎｓ間維持した後に、５ｎｓで｀１’にトグリング
するように構成することができる。
満足するＣＡＳ／信号のタイミングは、一番目の動作周
期においてＣＡＳ／が２ｎｓで｀０’に下がり、二重エ
ッジクロック信号が｀１’に変わる４ｎｓで｀０’の値
を１ｎｓ間維持した後に、５ｎｓで｀１’にトグリング
するように構成することができる。
【００３１】二番目の動作周期においては１０ｎｓと１
３ｎｓで、ＣＡＳ／が｀０’の状態にある。このような
タイミングを持つＣＡＳ／が検査装置から同期型メモリ
素子に供給されば、動作周期毎に入力設定時間と入力維
持時間を確認することができる。
３ｎｓで、ＣＡＳ／が｀０’の状態にある。このような
タイミングを持つＣＡＳ／が検査装置から同期型メモリ
素子に供給されば、動作周期毎に入力設定時間と入力維
持時間を確認することができる。
【００３２】しかし、検査装置の最少クロックサイクル
が５ｎｓであるために、上述したタイミングを持つＣＡ
Ｓ／を検査装置が供給することができない。即ち、１番
目の動作周期において、ＣＡＳ／が２ｎｓで｀０’に下
がったとすれば、ＣＡＳ／は最少クロックサイクルであ
る５ｎｓの間その値を維持しなければならないので、７
ｎｓになってから｀１’に変わる。また、｀１’の値も
５ｎｓの間維持しなければならないので二番目の動作周
期において、ＣＡＳ／が再び｀０’に下がる瞬間は１２
ｎｓになってしまう。従って、二番目の動作周期におい
ては、同期型メモリ素子が認識し得る水準のＣＡＳ／を
供給することができなくなる。
が５ｎｓであるために、上述したタイミングを持つＣＡ
Ｓ／を検査装置が供給することができない。即ち、１番
目の動作周期において、ＣＡＳ／が２ｎｓで｀０’に下
がったとすれば、ＣＡＳ／は最少クロックサイクルであ
る５ｎｓの間その値を維持しなければならないので、７
ｎｓになってから｀１’に変わる。また、｀１’の値も
５ｎｓの間維持しなければならないので二番目の動作周
期において、ＣＡＳ／が再び｀０’に下がる瞬間は１２
ｎｓになってしまう。従って、二番目の動作周期におい
ては、同期型メモリ素子が認識し得る水準のＣＡＳ／を
供給することができなくなる。
【００３３】従って、この発明においては、お互いに異
なる動作周期の間でトグリングをせずに活性状態を継続
的に維持するタイミング信号ＴＳ１を供給する。
なる動作周期の間でトグリングをせずに活性状態を継続
的に維持するタイミング信号ＴＳ１を供給する。
【００３４】タイミング信号ＴＳ１は、一番目の動作周
期である２ｎｓで｀０’に下がり、二番目の動作周期で
ある１３ｎｓで｀１’に上昇する。このようなタイミン
グを持つ信号をＣＡＳ／信号としてメモリ素子に供給す
れば、たとえ入力設定時間と入力維持時間を動作周期毎
に測定できないという点もあるが、検査装置の最少クロ
ックサイクルによる制約を克服することは可能である。
入力設定時間ｔSSは４ｎｓで、入力維持時間ｔSHは１２
ｎｓで測定する。
期である２ｎｓで｀０’に下がり、二番目の動作周期で
ある１３ｎｓで｀１’に上昇する。このようなタイミン
グを持つ信号をＣＡＳ／信号としてメモリ素子に供給す
れば、たとえ入力設定時間と入力維持時間を動作周期毎
に測定できないという点もあるが、検査装置の最少クロ
ックサイクルによる制約を克服することは可能である。
入力設定時間ｔSSは４ｎｓで、入力維持時間ｔSHは１２
ｎｓで測定する。
【００３５】同期型メモリ素子は、タイミング信号ＴＳ
１がクロック信号｀１’に変わる時点である４ｎｓと１
２ｎｓにおいて活性レベルである｀０’状態にあり、最
少入力設定時間と最少入力維持時間を満足するので、Ｔ
Ｓ１を正常的なＣＡＳ／ 信号として認識することがで
きる。四番目の動作周期においては、ＣＡＳ／とＴＳ１
は同じタイミングを有し、最少入力設定時間と入力維持
時間を満足する。
１がクロック信号｀１’に変わる時点である４ｎｓと１
２ｎｓにおいて活性レベルである｀０’状態にあり、最
少入力設定時間と最少入力維持時間を満足するので、Ｔ
Ｓ１を正常的なＣＡＳ／ 信号として認識することがで
きる。四番目の動作周期においては、ＣＡＳ／とＴＳ１
は同じタイミングを有し、最少入力設定時間と入力維持
時間を満足する。
【００３６】一方、この発明による二重エッジクロック
信号を利用した集積回路素子の検査において、ピン多重
化(pin multiplex)技法を採択していない検査装置は、
一つのサイクルでＸ、Ｙ２つのアドレス信号を発生する
ことができるが、ピン多重化技法を使用した検査装置に
おいては、一つのサイクルで、Ｘ，Ｙのうちの一つのア
ドレス信号しか生成することができないという制約があ
る。従って、ｔCCD（column address to column addr
ess delay time)１クロック、ｔRDL（last data in to
row precharge time)１クロックの特性検証はむずかし
い。
信号を利用した集積回路素子の検査において、ピン多重
化(pin multiplex)技法を採択していない検査装置は、
一つのサイクルでＸ、Ｙ２つのアドレス信号を発生する
ことができるが、ピン多重化技法を使用した検査装置に
おいては、一つのサイクルで、Ｘ，Ｙのうちの一つのア
ドレス信号しか生成することができないという制約があ
る。従って、ｔCCD（column address to column addr
ess delay time)１クロック、ｔRDL（last data in to
row precharge time)１クロックの特性検証はむずかし
い。
【００３７】例えば、図５で示したように２０ｎｓの周
期を持つパルス１とパルス２をピン多重化技法を使用し
て、周期が１０ｎｓの単一クロック信号を作る。同期型
メモリ素子がこの単一クロックを基準にして動作する場
合（この発明を適用しない場合）において、単一クロッ
クが｀１’に変わる瞬間の２ｎｓ、１２ｎｓに入力され
るアドレス信号は、有効アドレス信号として認識され、
各々Ｘ，Ｙn+1，Ｙn+2，Ｙn+3に定められるメモリセル
を指定することになる。従って、ｔCCD １クロック（＝
１０ｎｓ）毎にアドレス指定されたメモリセルに、デー
タを書取か、読取する動作が可能である。
期を持つパルス１とパルス２をピン多重化技法を使用し
て、周期が１０ｎｓの単一クロック信号を作る。同期型
メモリ素子がこの単一クロックを基準にして動作する場
合（この発明を適用しない場合）において、単一クロッ
クが｀１’に変わる瞬間の２ｎｓ、１２ｎｓに入力され
るアドレス信号は、有効アドレス信号として認識され、
各々Ｘ，Ｙn+1，Ｙn+2，Ｙn+3に定められるメモリセル
を指定することになる。従って、ｔCCD １クロック（＝
１０ｎｓ）毎にアドレス指定されたメモリセルに、デー
タを書取か、読取する動作が可能である。
【００３８】しかし、この発明のように、二重エッジク
ロック信号を使用すれば、同期型素子の動作周期は５ｎ
ｓに減少して、二重エッジクロック信号が｀１’に変わ
る瞬間の１ｎｓ、６ｎｓ、１１ｎｓおよび１６ｎｓで入
力されるアドレス信号は、有効アドレス信号として認識
される。しかし、検査装置は１０ｎｓの間、一つのアド
レスしか生成することができないために、たとえ二重エ
ッジクロック信号によって１０ｎｓの間、有効信号とし
て認識されるアドレス信号が二つあるとしても、これは
同じアドレスであり、結局同じメモリセルを二回アドレ
ス指定する結果になる。従って、ｔCCD １クロック（＝
５ｎｓ）毎にアドレス信号が、Ｙn+1→Ｙn+1→Ｙn+2→
Ｙn+2→Ｙn+3→Ｙn+3に変更されるので、完璧な意味の
ｔCCD １クロックの実現は不可能である。
ロック信号を使用すれば、同期型素子の動作周期は５ｎ
ｓに減少して、二重エッジクロック信号が｀１’に変わ
る瞬間の１ｎｓ、６ｎｓ、１１ｎｓおよび１６ｎｓで入
力されるアドレス信号は、有効アドレス信号として認識
される。しかし、検査装置は１０ｎｓの間、一つのアド
レスしか生成することができないために、たとえ二重エ
ッジクロック信号によって１０ｎｓの間、有効信号とし
て認識されるアドレス信号が二つあるとしても、これは
同じアドレスであり、結局同じメモリセルを二回アドレ
ス指定する結果になる。従って、ｔCCD １クロック（＝
５ｎｓ）毎にアドレス信号が、Ｙn+1→Ｙn+1→Ｙn+2→
Ｙn+2→Ｙn+3→Ｙn+3に変更されるので、完璧な意味の
ｔCCD １クロックの実現は不可能である。
【００３９】従って、この発明のように、二重エッジク
ロックを使用する場合には、新しい検査パターンを作る
時、設備制約によって一部のパターンにおいて、読取／
書取動作で奇数または偶数に分けて二回進行する場合も
発生することがある。
ロックを使用する場合には、新しい検査パターンを作る
時、設備制約によって一部のパターンにおいて、読取／
書取動作で奇数または偶数に分けて二回進行する場合も
発生することがある。
【００４０】
【発明の効果】以上説明したように、この発明において
は、検査しようとする集積回路素子の動作速度に追いつ
かない検査装置を使用しても、高速の集積回路素子、例
えば同期型メモリ素子に対する検査工程を進行すること
ができるので、高額の新規検査装置に対する設備投資は
減り、既存の設備を活用することができる。
は、検査しようとする集積回路素子の動作速度に追いつ
かない検査装置を使用しても、高速の集積回路素子、例
えば同期型メモリ素子に対する検査工程を進行すること
ができるので、高額の新規検査装置に対する設備投資は
減り、既存の設備を活用することができる。
【図１】本実施形態に係るクロック信号発生回路のブロ
ック図である。
ック図である。
【図２】図１のクロック信号発生回路の入出力信号及び
内部信号のタイミング図である。
内部信号のタイミング図である。
【図３】図１のクロック信号発生回路を使用する場合の
同期型メモリ素子の動作タイミング図である。
同期型メモリ素子の動作タイミング図である。
【図４】本実施形態に係る検査方法であって、入力設定
時間と入力維持時間を測定するためのタイミング図であ
る。
時間と入力維持時間を測定するためのタイミング図であ
る。
【図５】ピン多重化技法を使用する検査装置を利用した
場合の本実施形態に係る検査方法においてアドレス信号
発生の制約を説明するためのタイミング図である。
場合の本実施形態に係る検査方法においてアドレス信号
発生の制約を説明するためのタイミング図である。
【符号の説明】 １０ クロック信号発生回路 １２ パルス信号入力端子 １４ 選択信号入力端子 １６ 第１パルス発生器 １８ 第２パルス発生器 ２０ クロック信号出力端子
フロントページの続き (72)発明者 沈 賢 燮 大韓民国仁川広域市釜平区釜平５洞127− 50番地
Claims (9)
- 【請求項１】 最少レートと最少クロックサイクルを持
つ検査装置を使用して、前記最少レートよりも早い動作
速度を有する集積回路素子を検査する方法であって、 前記集積回路素子を動作させるために、前記検査装置か
ら供給されるパルス信号の周波数を変換して前記検査装
置の最少レートよりも早いクロック信号を生成し、前記
検査装置の検査周期は前記パルス信号の周期によって決
定され、前記集積回路素子の動作周期は前記クロック信
号の周期によって決定され、前記集積回路素子の動作を
制御するために前記検査装置から供給される複数の制御
信号に対する入力設定時間と入力維持時間は、前記集積
回路素子の各動作周期毎に各々分けて測定されることを
特徴とする二重エッジクロックを使用した集積回路素子
の検査方法。 - 【請求項２】 前記クロック信号は、検査装置から供給
されるパルス信号のデータ｀１’変換エッジとデータ｀
０’変換エッジを受けて発生する二重エッジクロック信
号であることを特徴とする請求項１に記載の二重エッジ
クロックを使用した集積回路素子の検査方法。 - 【請求項３】 前記二重エッジクロック信号は、 前記パルス信号を入力としてパルス信号のデータ｀１’
変換エッジを受けて第１パルス信号を発生する第１パル
ス発生器と、 前記パルス信号をインバータを通じて入力し、前記パル
ス信号のデータ｀０’変換エッジを受けて第２パルス信
号を発生する第２パルス発生器と、 前記第１パルスと前記第２パルスとを合わせるＯＲゲー
トとを含むクロック信号発生回路によって生成されるこ
とを特徴とする請求項２に記載の二重エッジクロックを
使用した集積回路素子の検査方法。 - 【請求項４】 前記クロック信号発生回路は、選択信号
入力端子をさらに備え、選択信号が活性状態であると
き、前記第１パルス発生器と前記第２パルス発生器とが
動作することを特徴とする請求項３に記載の二重エッジ
クロックを使用した集積回路素子の検査方法。 - 【請求項５】 前記集積回路素子は、同期型メモリ素子
で、前記二重エッジクロック信号は、前記同期型メモリ
素子のシステムクロックであることを特徴とする請求項
３に記載の二重エッジクロックを使用した集積回路素子
の検査方法。 - 【請求項６】 前記集積回路素子は、同期型メモリ素子
で、前記パルス信号は前記同期型メモリ素子のシステム
クロックであり、前記二重エッジクロック信号は同期型
メモリ素子の内部クロックであることを特徴とする請求
項３に記載の二重エッジクロックを使用した集積回路素
子の検査方法。 - 【請求項７】 前記複数の制御信号に対する最少入力設
定時間と最少入力維持時間の合計は、前記検査装置の最
少クロックサイクルより短いことを特徴とする請求項１
に記載の二重エッジクロックを使用した集積回路素子の
検査方法。 - 【請求項８】 前記入力設定時間は、前記二重エッジク
ロック信号が｀１’に変わる瞬間を基準にして、その瞬
間までに前記制御信号が特定値を維持している時間によ
って測定されることを特徴とする請求項７に記載の二重
エッジクロックを使用した集積回路素子の検査方法。 - 【請求項９】 前記入力維持時間は、前記二重エッジク
ロック信号が｀１’に変わる瞬間を基準にして、その瞬
間から前記制御信号が特定値を維持している時間によっ
て測定されることを特徴とする請求項７に記載の二重エ
ッジクロックを使用した集積回路素子の検査方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970029707A KR100211609B1 (ko) | 1997-06-30 | 1997-06-30 | 이중에지 클록을 사용한 집적회로 소자 검사방법 |
| KR1997-29707 | 1997-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1125691A true JPH1125691A (ja) | 1999-01-29 |
| JP3618524B2 JP3618524B2 (ja) | 2005-02-09 |
Family
ID=19512664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26010497A Expired - Fee Related JP3618524B2 (ja) | 1997-06-30 | 1997-09-25 | 二重エッジクロックを使用した集積回路素子の検査方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5959915A (ja) |
| JP (1) | JP3618524B2 (ja) |
| KR (1) | KR100211609B1 (ja) |
| CN (1) | CN1118708C (ja) |
| TW (1) | TW346540B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6055208A (en) * | 1998-06-05 | 2000-04-25 | Micron Technology, Inc. | Method and circuit for sending a signal in a semiconductor device during a setup time |
| US6115303A (en) * | 1998-10-09 | 2000-09-05 | Micron Technology, Inc. | Method and apparatus for testing memory devices |
| US6393081B1 (en) * | 1998-11-25 | 2002-05-21 | Texas Instruments Incorporated | Plural circuit selection using role reversing control inputs |
| US6944247B2 (en) * | 1999-11-19 | 2005-09-13 | Texas Instruments Incorporated | Plural circuit selection using role reversing control inputs |
| US6738442B1 (en) * | 2000-01-19 | 2004-05-18 | Agere Systems Inc. | Pulse detection and synchronization system |
| JP3645791B2 (ja) * | 2000-05-29 | 2005-05-11 | エルピーダメモリ株式会社 | 同期型半導体記憶装置 |
| NZ530238A (en) * | 2001-06-08 | 2004-08-27 | Vector Tobacco Ltd | Modifying nicotine and nitrosamine levels in tobacco |
| KR100493027B1 (ko) * | 2002-10-01 | 2005-06-07 | 삼성전자주식회사 | 외부클럭의 주파수 체배기와 테스트 데이터의 출력버퍼를 구비하는 반도체 장치 및 반도체 장치의 테스트 방법 |
| US7536610B2 (en) * | 2004-03-26 | 2009-05-19 | Koninklijke Philips Electronics N.V. | Method for detecting resistive-open defects in semiconductor memories |
| KR100688502B1 (ko) * | 2004-10-21 | 2007-03-02 | 삼성전자주식회사 | 하이 주파수 구현이 가능한 반도체 소자의 검사방법 |
| US8394084B2 (en) * | 2005-01-10 | 2013-03-12 | Optimedica Corporation | Apparatus for patterned plasma-mediated laser trephination of the lens capsule and three dimensional phaco-segmentation |
| US7385872B2 (en) | 2006-10-17 | 2008-06-10 | Qimonda North America Corp. | Method and apparatus for increasing clock frequency and data rate for semiconductor devices |
| US20090134922A1 (en) * | 2007-11-27 | 2009-05-28 | Cheng-Hung Chen | Start-up circuit for bias circuit |
| EP2234272A3 (en) | 2009-03-23 | 2015-09-30 | Oticon A/S | Low-power dual-edge-triggered storage cell with scan test support and clock gating circuit therefor |
| CN102467097B (zh) * | 2010-11-16 | 2013-10-16 | 安凯(广州)微电子技术有限公司 | 一种外设控制器和外设控制电路 |
| CN104101767A (zh) * | 2014-08-08 | 2014-10-15 | 长沙金艺电子科技有限公司 | 一种从高压母线上直接取电压信号的避雷器阻性电流测试仪 |
| KR102610279B1 (ko) * | 2017-12-12 | 2023-12-07 | 삼성전자주식회사 | 메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 테스트 시스템의 동작 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4672583A (en) * | 1983-06-15 | 1987-06-09 | Nec Corporation | Dynamic random access memory device provided with test circuit for internal refresh circuit |
| JP3406698B2 (ja) * | 1994-08-26 | 2003-05-12 | 富士通株式会社 | 半導体装置 |
| US5659508A (en) * | 1995-12-06 | 1997-08-19 | International Business Machine Corporation | Special mode enable transparent to normal mode operation |
| US5875153A (en) * | 1997-04-30 | 1999-02-23 | Texas Instruments Incorporated | Internal/external clock option for built-in self test |
| US7589076B2 (en) * | 2006-05-18 | 2009-09-15 | Pgx Health, Llc | Substituted aryl piperidinylalkynyladenosines as A2AR agonists |
-
1997
- 1997-06-30 KR KR1019970029707A patent/KR100211609B1/ko not_active IP Right Cessation
- 1997-09-09 TW TW086113020A patent/TW346540B/zh not_active IP Right Cessation
- 1997-09-18 CN CN97116548A patent/CN1118708C/zh not_active Expired - Fee Related
- 1997-09-25 JP JP26010497A patent/JP3618524B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-29 US US09/107,093 patent/US5959915A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5959915A (en) | 1999-09-28 |
| KR100211609B1 (ko) | 1999-08-02 |
| CN1204058A (zh) | 1999-01-06 |
| KR19990005509A (ko) | 1999-01-25 |
| TW346540B (en) | 1998-12-01 |
| JP3618524B2 (ja) | 2005-02-09 |
| CN1118708C (zh) | 2003-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100657830B1 (ko) | 반도체 메모리 장치의 테스트 장치 및 방법 | |
| JP3618524B2 (ja) | 二重エッジクロックを使用した集積回路素子の検査方法 | |
| US5265102A (en) | Test pattern generator | |
| US6762967B2 (en) | Semiconductor memory device having a circuit for fast operation | |
| US7362634B2 (en) | Built-in system and method for testing integrated circuit timing parameters | |
| JP2743268B2 (ja) | 自己試験機能を有するｄｒａｍ | |
| US7017090B2 (en) | Semiconductor module including semiconductor memory device shiftable to test mode as well as semiconductor memory device used therein | |
| US6061294A (en) | Synchronous semiconductor memory device and method of controlling sensing process of synchronous dynamic RAM | |
| US6034904A (en) | Semiconductor memory device having selection circuit for arbitrarily setting a word line to selected state at high speed in test mode | |
| US20010010650A1 (en) | Semiconductor memory device having operation delay function of column address strobe command, and buffer and signal transmission circuit which are applied to the semiconductor memory device | |
| JP2004046927A (ja) | 半導体記憶装置 | |
| JP2000011695A (ja) | ビルト―インパラレルテスト回路を備えた半導体メモリ装置 | |
| KR100206600B1 (ko) | 싱크로노스 디램의 리프레쉬 카운터 테스트 모드방법 및 그 장치 | |
| JPH1125692A (ja) | クロック変調技術を用いた高速メモリ素子の検査方法 | |
| JPH11306797A (ja) | 半導体記憶装置 | |
| US8040740B2 (en) | Semiconductor device with output buffer control circuit for sequentially selecting latched data | |
| JPH11297097A (ja) | 半導体記憶装置 | |
| JP3404488B2 (ja) | 半導体記憶装置とその試験方法 | |
| JPH07140207A (ja) | 半導体装置及びその試験方法 | |
| JP2000331498A (ja) | 半導体記憶装置 | |
| JP2001307499A (ja) | 半導体記憶装置 | |
| JP4255714B2 (ja) | Ｂｉｓｔ回路、半導体装置及びｂｉｓｔ回路のコマンドパターン生成方法 | |
| JPH0554640A (ja) | 半導体記憶装置 | |
| KR100282975B1 (ko) | 워드선의 활성화/비활성화 타이밍을 임의로 제어하는 회로를 포함하는 동기형 반도체 기억 장치 | |
| KR100446280B1 (ko) | 동기식 디램 웨이퍼 테스트시의 ac 파라미터의 타이밍 제어방법 및 타이밍 제어회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041021 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041102 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041110 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071119 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081119 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091119 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101119 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121119 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121119 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131119 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |