KR19990005509A - 이중에지 클록을 사용한 집적회로 소자 검사방법 - Google Patents

이중에지 클록을 사용한 집적회로 소자 검사방법 Download PDF

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KR19990005509A
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Abstract

본 발명은 집적회로 소자의 동작속도보다 느린 검사장치를 사용하여, 집적회로 소자, 예컨대 동기형 메모리 소자를 검사함으로써 신규 검사장치에 대한 설비투자를 줄이고 검사시간을 단축하기 위하여, 최소 레이트와 최소 클록 사이클을 갖는 검사장치를 사용하여 상기 최소 레이트보다 더 빠른 동작속도를 갖는 반도체 집적회로 소자를 검사하는 방법으로서, 상기 집적회로 소자를 동작시키기 위해 검사장치로부터 공급되는 펄스신호의 주파수를 변환하여 상기 검사장치의 최소 레이트보다 더 빠른 클록신호를 생성하며, 상기 검사장치의 검사주기는 상기 펄스신호의 주기에 의해 결정되고, 상기 집적회로 소자의 동작주기는 상기 클록신호의 주기에 의해 결정되며, 상기 집적회로 소자의 동작을 제어하기 위해 검사장치로부터 공급되는 복수의 제어신호에 대한 입력설정시간과 입력유지시간은 상기 집적회로 소자의 각각의 동작주기마다 각각 나누어서 측정되는 것을 특징으로 하는 검사방법이 제공된다.

Description

이중에지 클록을 사용한 집적회로 소자 검사방법
본 발명은 반도체 집적회로의 검사에 관한 것으로서, 보다 구체적으로는 검사장치의 속도를 능가하는 고속의 동기형 메모리 제품을 검사할 수 있는 집적회로 소자의 검사방법에 관한 것이다.
최근 메모리 제품은 표준 디램(DRAM; Dynamic Random Access Memory, 이하 'DRAM'이라 함)과 표준 에스램(SRAM; Static RAM, 이하 SRAM이라 함)에서 고속의 동기형 (synchronous) 제품으로 대체되고 있다. 동기형 DRAM은 내부 회로가 외부의 시스템 클록(system clock)에 동기되어 동작하는데, 예컨대 64M bit 동기형 DRAM이 최고 속도 7nS (143MHz)를 갖는 등 매우 빠른 동작속도를 갖는다. 이에 따라 고속의 동기형 메모리 제품의 검사장치도 제품의 특성검증을 위해 고속화가 요구되고 있다.
그러나 고속의 검사장치는 가격이 비싸기 때문에 고액의 투자를 요구하며, 또한 동기형 제품의 고속화가 급속하게 진행되면, 검사장치의 개발이 이를 따라가지 못하는 경우도 있다. 따라서 고속의 동기형 메모리제품을 검사하기에는 속도가 떨어지는 저주파수 검사장치를 이용하여 고속 동기형 메모리를 검사할 수 있다면, 비용절감이 가능하고, 검사에 소요되는 시간을 단축할 수 있을 것이다.
본 발명의 목적은 저주파수 검사장치를 이용하여 고속의 동기형 메모리 제품을 검사할 수 있는 집적회로 검사방법을 제공하는 것이다.
도1은 본 발명에 사용하기에 적합한 클록신호 발생회로의 개략 회로도,
도2는 도1의 클록신호 발생회로의 입출력 신호와 내부신호의 타이밍도,
도3은 본 발명에 따른 클록신호 발생회로를 사용한 경우 동기형 메모리 소자의 동작 타이밍도,
도4는 본 발명에 따른 검사방법에서 입력 설정시간과 입력 유지시간을 측정하기 위한 타이밍도,
도5는 핀 다중화기법을 사용한 검사장치를 이용한 본 발명에 따른 검사방법에서 번지신호 발생의 제약을 설명하기 위한 타이밍도이다.
도면의 주요 부호에 대한 설명
10; 클록신호 발생회로 12; 펄스신호 입력단자
14; 선택신호 입력단자 16; 제1 펄스 발생기
18; 제2 펄스 발생기 20; 클록신호 출력단자
상기 목적을 달성하기 위한 본 발명에 따른 집적회로 소자 검사방법은 최소 레이트와 최소 클록 사이클을 갖는 검사장치를 사용하여 상기 최소 레이트보다 더 빠른 동작속도를 갖는 반도체 집적회로 소자를 검사하는 방법으로서, 상기 집적회로 소자를 동작시키기 위해 검사장치로부터 공급되는 펄스신호의 주파수를 변환하여 검사장치의 최소 레이트보다 더 빠른 클록신호를 생성하며, 검사장치의 검사주기는 상기 펄스신호의 주기에 의해 결정되고, 집적회로 소자의 동작주기는 상기 클록신호의 주기에 의해 결정되며, 집적회로 소자의 동작을 제어하기 위해 검사장치로부터 공급되는 복수의 제어신호에 대한 입력설정시간과 입력유지시간은 집적회로 소자의 각각의 동작주기마다 각각 나누어서 측정되는 것을 특징으로 한다.
집적회로 소자를 동작시키기 위해 검사장치로부터 공급되는 제어신호의 최소 입력설정시간과 최소 입력유지시간의 합은 검사장치의 최소 클록 사이클보다 더 짧지만, 이중에지 클록을 사용한 본 발명의 검사방법에서는 소자의 동작주기마다 각각 나누어서 입력설정시간과 입력유지시간을 측정함으로써 정상적인 검사가 가능하다.
이하, 본 발명에 대하여 상세하게 설명한다.
동작속도가 매우 빠른 동기형 DRAM을 저속 검사장치로 검사하기 어렵게 하는 요인은 검사장치의 제약에 따른 것인데, 이러한 제약은 크게 두 가지로 나누어 볼 수 있다.
첫째, 검사장치의 최소 레이트(minimum rate)인데, 이것은 검사장치에서 만들어 낼 수 있는 클록 주파수의 한계를 의미하며, 이것은 동기형 소자의 클록 사이클 시간인 tcc(clock cycle time)와 관련이 있다. 예를 들어서, 속도 143MHz로 동작하는 동기형 메모리 소자는 외부에서 공급되는 시스템 클록이 143MHz 이상일 것을 요구하는데, 최소 레이트가 예컨대, 62.5MHz인 검사장치를 사용하면 이러한 시스템 클록을 소자에 공급할 수 없다.
둘째로는 최소 클록 사이클(cycle minimum cycle)을 들 수 있다. 이것은 동기형 메모리를 동작시키기 위해서 검사장치에서 공급하는 신호, 예컨대 RAS/(Row Address Strobe), CAS/(Column Address Strobe), WE/(Write Enable), CS/(Chip Select)의 데이터 '0'이나 '1' 레벨이 어느 정도의 시간동안 지속되어야 함을 의미한다. 예를 들어서, 검사장치의 최소 클록 사이클이 5ns(5×10-9초)라고 한다면, 검사장치에서 공급하는 신호가 데이터 '0'을 최소 클록 사이클보다 짧은 시간만 유지하고 데이터 '1'로 바뀌면, 검사장치의 하드웨어적인 제약에 의해 검사장치는 데이터 '0'을 메모리 소자가 인식할 수 있는 레벨로 소자에 공급할 수 없게 된다.
이러한 검사장치의 제약 중 먼저 검사장치의 최소 레이트와 관련된 제약을 극복하기 위해서, 검사장치에서 나오는 펄스신호의 주파수를 변환하여 실제로 메모리 소자가 동작하는 데에 필요한 시스템 클록의 주파수를 더 빠르게 만든다. 예컨대, 도1에 도시한 것처럼, 입출력 신호의 주파수가 다른 클록신호 발생회로(10)를 사용할 수 있다.
도1에서 입력단자(12)에는 일정한 주기를 가지고 토글링(toggling)하는 펄스신호가 입력된다. 이 펄스신호는, 만약 검사장치의 최소 레이트가 검사하고자 하는 동기형 메모리 소자의 속도를 수용할 수 있다면, 동기형 메모리 소자의 시스템 클록으로 그대로 공급될 것이다. 입력단자(14)에는 선택신호가 공급되는데, 이 선택신호는 제1, 제2 펄스발생기의 동작을 제어하며, 펄스신호의 주파수를 변환하여 출력단자(20)를 통해 클록신호로 출력할 것인지 아니면 펄스신호를 그대로 클록신호로 출력할 것인지 선택하기 위한 것이다.
제1 펄스발생기(16)와 제2 펄스발생기(18)는 펄스신호의 데이터 '1' 또는 데이터 '0' 변환 에지(high going edge 또는 low going edge)를 받아서 펄스 P1 또는 P2를 만들어 내는데, 두 펄스 발생기는 동일한 구성을 가질 수 있으며, 이 경우 제2 펄스 발생기(18)는 인버터 INV1을 통해 펄스신호를 입력받는다. 따라서, 제1 펄스 발생기(16)가 펄스신호의 데이터 '1' 변환 에지에 의해 발생하는 펄스 P1을 출력한다면, 제2 펄스 발생기(18)는 펄스신호의 데이터 '0' 변환 에지에 의해 펄스 2를 발생시킨다.
두 개의 펄스 P1과 P2를 NOR 게이트와 인버터 INV2를 통해 합치면, 입력단자(12)를 통해 입력된 펄스신호의 주파수의 2배를 갖는 클록신호를 출력단자(20)를 통해 출력할 수 있다. 출력되는 클록신호는 펄스신호의 두 변환에지를 받아서 발생하므로 이중에지 클록신호라 한다. 이러한 클록신호 발생회로(10)는 동기형 메모리 소자의 내부에 형성하여 펄스신호를 시스템 클록으로 사용하고 이중에지 클록신호를 내부 클록으로 사용할 수 있다. 한편, 클록신호 발생회로(10)를 동기형 메모리 소자의 외부, 예컨대, 검사용 기판에 형성하여 이중에지 클록신호가 메모리 소자의 시스템 클록으로 입력되도록 할 수도 있다. 이 경우 동기형 메모리 소자의 내부 클록은 일반적인 소자에서와 마찬가지로 시스템 클록과 동일한 주파수를 갖는 신호가 될 것이다.
도2는 도1의 클록신호 발생회로(10)의 입출력 신호 및 내부신호의 타이밍 도이다. 구간 A에서는 선택신호가 '0'이기 때문에, 제1 펄스발생기(16)와 제2 펄스발생기(18)는 동작을 하지 않고, 입력되는 펄스신호가 펄스 P1에 그대로 나타난다. 구간 B에서 선택신호가 '1'로 바뀌면, 펄스 발생기(16, 18)가 동작하여 두 개의 펄스 P1과 P2가 나오는데, 펄스 P1은 펄스신호의 데이터 '1' 변환 에지를 받아서 발생되고, 펄스 P2는 펄스신호의 데이터 '0' 변환 에지를 받아서 발생한다. 두 개의 펄스를 합친 결과, 선택신호가 '0'인 구간 A에서는 펄스신호와 동일한 주파수를 갖는 이중에지 클록신호가 출력되는데 비하여 선택신호가 '1'인 구간 B에서는 펄스신호보다 주파수가 2배 더 큰 클록신호가 출력되는 것을 볼 수 있다.
도3은 이러한 클록신호 발생회로를 사용하여 동기형 메모리 소자를 동작시켰을 때의 동작 타이밍도이다. 최소 레이트가 예컨대 16ns인 검사장치에서 출력되는 펄스신호는 16ns의 주기를 가지며, 검사장치의 1사이클은 이러한 펄스신호의 한 주기에 해당한다. 그러나, 동기형 메모리 소자에서 시스템 클록으로 사용하는 이중에지 클럭신호는 앞에서 설명한 클록신호 발생회로를 사용한 경우 주파수가 2배로 빨라지므로 8ns의 주기를 가지며, 동기형 메모리의 동작은 이 8ns를 기준으로 이루어진다.
이중에지 클록신호는 동기형 메모리 소자의 모든 동작에 대한 기준신호로 사용된다. 동기형 소자의 동작은 클록신호의 데이터 '1' 변환에지에 동기되어 동작하며, 이때 입력되는 신호들은 입력설정시간과 입력유지시간을 만족하는 경우에 유효한 데이터로 인식된다.
도3에서 구간 RACT는 행 활성화(Row ACTive)를 의미하는데, 이 구간에서는 RAS/가 고레벨에서 저레벨로 떨어지고, CAS/는 불활성상태인 고레벨을 유지하고 있다. 이때 입력되는 번지신호는 행번지신호(X)로 인식된다. WE/는 불활성 상태인 고레벨을 유지하고 있다. 동기형 메모리 소자의 동작 모드는 이중에지 클럭신호가 저레벨에서 고레벨로 천이하는 순간의 나머지 신호들, RAS/, CAS/, WE/의 상태에 따라 결정되는 것이 일반적이다.
그 다음 구간인 WRITE는 동기형 메모리 소자가 외부의 데이터를 내부 메모리 셀에 저장하는 쓰기동작모드에 해당한다. WRITE 구간에서 이중에지 클럭신호가 저레벨에서 고레벨로 천이하는 순간, RAS/는 고레벨, CAS/는 저레벨, WE/는 저레벨인 상태에 있다. 이때 입력되는 번지신호는 열번지신호(Y)로 인식되며, RACT 구간에서 인식한 행번지와 여기서 인식된 열번지에 의해 지정된 메모리 셀에 데이터가 저장된다(Din).
다음 검사장치 1사이클에서 이루어지는 PRECH는 프리챠지(precharge) 구간으로서, RAS/와 WE/가 저레벨이고 CAS/가 고레벨인 상태이다. PRECH 구간의 이중에지 클록신호가 데이터 '1'로 바뀌는 순간의 번지신호에 의해 지정되는 메모리 영역(뱅크, bank)에 대해 프리챠지 동작이 이루어진다.
DUMMY 구간에서는 모든 신호 RAS/, CAS/, WE/가 불활성인 고레벨을 유지한다. DUMMY 구간에서 소자는 아무런 동작도 하지 않는데, 이것은 예컨대 뱅크 활성화(bank activate), 버스트 읽기(burst read), 자동 리프레시(auto refresh) 등과 같이 하나 이상의 클록 사이클을 필요로 하는 동작을 완료하기 위하여 필요한 구간이다.
이렇게 행 활성화와 쓰기 동작이 이루어지는 구간은 검사장치 1사이클에서 이루어진다. 따라서, 검사장치에서 공급하는 펄스신호가 동기형 메모리 소자의 동작속도를 따라가지 못하는 경우에도 본 발명에 따른 이중에지 클록신호 발생회로를 사용하여 동기형 메모리 소자를 정상적으로 동작시킬 수 있다.
다음으로, 검사장치의 최소 클록 사이클과 관련된 제약을 극복하기 위해서 각각의 동작주기마다 입력설정시간(input setup time)과 입력유지시간(input hold time)을 측정하지 않고, 도4에 도시한 것처럼, 2 번째 동작주기나 4 번째 동작주기마다 입력설정시간과 입력유지시간을 나누어서 측정하도록 타이밍을 구성한다.
동기형 메모리 소자는 도4의 이중에지 클록신호의 1주기, 즉 8ns를 기준으로 동작한다. 메모리 소자는 앞에서 설명한 것처럼, 클록신호 발생회로를 통해 검사장치로부터 출력되는 펄스신호, 즉 이중에지 클록신호에 의해 동작한다. 따라서 검사장치의 1 사이클은 16ns가 될 것이다. 여기서, 예컨대 CAS/ 신호가 도4에 도시한 타이밍을 갖는 동작모드를 생각해 보자. CAS/는 동기형 메모리 소자의 첫 번째, 두 번째 및 네 번째 동작주기에서 활성상태에 있도록 토글링된다. 그리고, 검사장치는 앞에서 설명한 것처럼 5ns의 최소 클록 사이클을 가지고 있고, 동기형 메모리 소자가 요구하는 최소 입력설정시간 tss는 2ns, 최소 입력유지시간 tSH는 1ns라고 가정한다. 입력설정시간 tss는 이중에지 클록신호가 '0'에서 '1'로 바뀌는 시점을 기준으로 그 전에 2ns 동안 CAS/가 활성상태인 '0'을 유지해야 함을 의미하고, 입력유지시간 tSH는 이중에지 클록신호가 '0'에서 '1'로 바뀌는 시점을 기준으로 그 후에 CAS/가 최소한 1ns 동안 '0' 상태를 유지해야 함을 의미한다. CAS/가 tSS와 tSH를 만족해야 동기형 메모리 소자는 CAS/의 활성상태를 인식할 수 있다.
동기형 메모리 소자가 동작할 수 있는 최소 조건을 만족하는 CAS/ 신호의 타이밍은, 첫 번째 동작주기에서 CAS/가 2ns에서 '0'으로 떨어지고 이중에지 클록신호가 '1'로 바뀌는 4ns에서 '0' 값을 1ns동안 유지한 후 5ns에서 '1'로 토글링하도록 구성할 수 있다. 두 번째 동작주기에서는 10ns와 13ns 동안 CAS/가 '0'인 상태에 있다. 이러한 타이밍을 갖는 CAS/가 검사장치로부터 동기형 메모리 소자에 공급된다면, 매 동작 주기마다 입력설정시간과 입력유지시간을 확인할 수 있다.
그런데, 검사장치의 최소 클록 사이클이 5ns이기 때문에 위에서 설명한 타이밍을 갖는 CAS/를 검사장치가 공급할 수 없다. 즉, 첫 번째 동작주기에서 CAS/가 2ns에서 '0'으로 떨어졌다면, CAS/는 최소 클록 사이클인 5ns 동안은 그 값을 유지하여야 하므로 7ns가 되어야 '1'로 바뀔 것이다. 그리고, '1' 값도 5ns 동안 유지하여야 하므로 두 번째 동작주기에서 CAS/가 다시 '0'으로 떨어지는 순간은 12ns가 된다. 따라서, 두 번째 동작주기에서는 동기형 메모리 소자가 인식할 수 있는 수준의 CAS/를 공급할 수 없게 된다.
따라서 본 발명에서는 서로 다른 동작주기 사이에서 토글링하지 않고 활성상태를 계속 유지하는 타이밍 신호 TS1을 공급한다. 타이밍 신호 TS1은 첫 번째 동작주기인 2ns에서 '0'으로 떨어지고, 두 번째 동작주기인 13ns에서 '1'로 올라간다. 이러한 타이밍을 갖는 신호를 CAS/ 신호를 메모리 소자에 공급한다면, 비록 입력설정시간과 입력유지시간을 매 동작주기마다 측정할 수 없다는 점은 있지만, 검사장치의 최소 클록 사이클에 따른 제약을 극복하는 것이 가능하다. 입력설정시간 tSS는 4ns에서, 입력유지시간 tSH는 12ns에서 측정한다. 동기형 메모리 소자는 타이밍 신호 TS1이 클록신호가 '1'로 바뀌는 시점인 4ns와 12ns에서 활성레벨인 '0'인 상태에 있고, 최소 입력설정시간과 최소 입력유지시간을 만족하므로 TS1을 정상적인 CAS/ 신호로 인식할 수 있다. 네 번째 동작주기에서는 CAS/와 TS1이 동일한 타이밍을 가지며 최소 입력설정시간과 입력유지시간을 만족한다.
한편, 본 발명에 따른 이중에지 클록신호를 이용한 집적회로 소자의 검사에 있어서, 핀 다중화(pin multiplex) 기법을 채택하지 않은 검사장치는 한 사이클에서 X, Y 두 개의 번지신호를 발생할 수 있지만, 핀 다중화 기법을 사용하는 검사장치에서는 한 사이클에서 X, Y 중 한 개의 번지신호밖에 생성할 수 없다는 제약이 있다. 따라서, tCCD(column address to column address delay time) 1 클록, tRDL(last data in to row precharge time) 1 클록의 특성검증이 어렵다.
예를 들어서, 도5에 도시한 것처럼, 20ns의 주기를 갖는 펄스 1과 펄스 2를 핀 다중화기법을 사용하여 주기가 10ns인 단일 클록신호로 만든다. 동기형 메모리 소자가 이 단일클록을 기준으로 동작하는 경우(본 발명을 적용하지 않은 경우)에는, 단일클록이 '1'로 바뀌는 순간인 2ns, 12ns에 입력되는 번지신호는 유효 번지신호로 인식되고 각각 X, Yn+1, Yn+2, Yn+3으로 정해지는 메모리 셀을 지정하게 된다. 따라서, tCCD1 클록(=10ns)마다 번지지정된 메모리 셀에 데이터를 쓰거나 읽는 동작이 가능하다.
그러나 본 발명에서처럼, 이중에지 클록신호를 사용하게 되면, 동기형 소자의 동작주기가 5ns로 줄어들고, 이중에지 클록신호가 '1'로 바뀌는 순간인 1ns, 3ns, 6ns, 8ns, 11ns, 13ns, 16ns 및 18ns에서 입력되는 번지신호는 유효 번지신호로 인식된다. 그러나, 검사장치는 10ns 동안 하나의 번지밖에 생성할 수 없기 때문에, 비록 이중에지 클록신호에 의해 10ns 동안 유효 신호로 인식되는 번지 신호가 2개 있더라도 이것은 동일한 번지이고, 결국 동일한 메모리 셀을 두 번 번지지정하는 결과가 된다. 따라서, tCCD1클록(=5ns) 마다 번지신호가 Yn+1→ Yn+1→ Yn+2→ Yn+2→ Yn+3→ Yn+3로 변경되어 완벽한 의미의 tCCD1 클록의 구현은 불가능하다.
따라서 본 발명에서처럼, 이중에지 클록을 사용하는 경우에는 새로운 검사패턴의 작성시 설비제약으로 인하여 일부 패턴에서는 읽기/쓰기동작에서 홀수, 짝수로 나누어서 두 번 진행되는 경우도 발생할 수 있다.
이상 설명한 바와 같이, 본 발명에서는 검사하고자 하는 집적회로 소자의 동작속도를 따라가지 못하는 검사장치를 사용하고서도 고속의 집적회로 소자, 예컨대 동기형 메모리 소자에 대한 검사공정을 진행할 수 있으므로, 고가의 신규 검사장치에 대한 설비투자가 줄어들고 기존 설비를 활용할 수 있다.

Claims (9)

  1. 최소 레이트와 최소 클록 사이클을 갖는 검사장치를 사용하여, 상기 최소 레이트보다 더 빠른 동작속도를 갖는 반도체 집적회로 소자를 검사하는 방법에 있어서, 상기 집적회로 소자를 동작시키기 위해 검사장치로부터 공급되는 펄스신호의 주파수를 변환하여 상기 검사장치의 최소 레이트보다 더 빠른 클록신호를 생성하며, 상기 검사장치의 검사주기는 상기 펄스신호의 주기에 의해 결정되고, 상기 집적회로 소자의 동작주기는 상기 클록신호의 주기에 의해 결정되며, 상기 집적회로 소자의 동작을 제어하기 위해 검사장치로부터 공급되는 복수의 제어신호에 대한 입력설정시간과 입력유지시간은 상기 집적회로 소자의 각각의 동작주기마다 각각 나누어서 측정되는 것을 특징으로 하는 집적회로 소자 검사방법.
  2. 제1 항에 있어서, 상기 클록신호는 검사장치에서 공급되는 펄스신호의 데이터 '1' 변환에지와 데이터 '0' 변화에지를 받아서 발생하는 이중 에지 클록신호인 것을 특징으로 하는 집적회로 소자 검사방법.
  3. 제2 항에 있어서, 상기 이중에지 클록신호는 상기 펄스신호를 입력으로 하며 펄스신호의 데이터 '1' 변환에지를 받아 제1 펄스신호를 발생하는 제1 펄스 발생기와, 상기 펄스신호를 인버터를 통해 입력받으며 상기 펄스신호의 데이터 '0' 변환 에지를 받아 제2 펄스신호를 발생하는 제2 펄스 발생기 및 상기 제1 펄스와 제2 펄스를 합치는 OR 게이트를 포함하는 클록신호 발생회로에 의해 생성되는 것을 특징으로 하는 집적회로 소자 검사방법.
  4. 제3 항에 있어서, 상기 클록신호 발생회로는 선택신호 입력단자를 더 구비하며, 선택신호가 활성상태일 때 상기 제1 펄스 발생기와 제2 펄스 발생기가 동작하는 것을 특징으로 하는 집적회로 소자 검사방법.
  5. 제3 항에 있어서, 상기 집적회로 소자는 동기형 메모리 소자이며, 상기 이중에지 클록신호는 상기 동기형 메모리 소자의 시스템 클록인 것을 특징으로 하는 집적회로 소자 검사방법.
  6. 제3 항에 있어서, 상기 집적회로 소자는 동기형 메모리 소자이며, 상기 펄스신호는 동기형 메모리 소자의 시스템 클록이고, 상기 이중에지 클록신호는 동기형 메모리 소자의 내부 클록인 것을 특징으로 하는 집적회로 소자 검사방법.
  7. 제1 항에 있어서, 상기 복수의 제어신호에 대한 최소 입력설정시간과 최소 입력유지시간의 합은 상기 검사장치의 최소 클록 사이클보다 짧은 것을 특징으로 하는 집적회로 소자 검사방법.
  8. 제7 항에 있어서, 상기 입력설정시간은 상기 이중에지 클록신호가 '1'로 바뀌는 순간을 기준으로 그 전에 상기 제어신호가 특정값을 유지하고 있는 시간에 의해 측정되는 것을 특징으로 하는 집적회로 소자 검사방법.
  9. 제7 항에 있어서, 상기 입력유지시간은 상기 이중에지 클록신호가 '1'로 바뀌는 순간을 기준으로 그 후에 상기 제어신호가 특정값을 유지하고 있는 시간에 의해 측정되는 것을 특징으로 하는 집적회로 소자 검사방법.
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