CN114121119A - 用于提供数据速率操作的设备和方法 - Google Patents

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Abstract

本申请案涉及用于提供数据速率操作的设备和方法。在一些实例中，存储器装置可包含当外部单倍数据速率信号提供给所述存储器装置时实现所述存储器装置的双倍数据速率操作的内部同步电路。在一些实例中，外部信号可为外部测试电路提供的命令和/或地址信号。所述内部同步电路可锁存和/或延迟所述外部信号中的至少一些以使得在所述存储器装置的所述时钟信号的上升和下降边沿处提供不同的外部命令。所述存储器装置可在所述时钟信号的所述上升和下降边沿两者处锁存所述外部信号以用于所述存储器装置的双倍数据速率操作。

Description

用于提供数据速率操作的设备和方法
技术领域
本公开大体上涉及半导体装置，且更具体地说，涉及半导体存储器装置。具体地说，本公开涉及易失性存储器，例如动态随机存取存储器(DRAM)。
背景技术
基于时钟电路提供的定时信号执行存储器操作，例如读取和写入操作。定时信号还被称作时钟信号，可为在两个时钟级(例如，高时钟级和低时钟级)之间振荡的周期性信号。不同类型的DRAM被设计成在相对于时钟信号的各种模式中操作。举例来说，单倍数据速率(SDR)DRAM可仅对时钟信号的上升(例如，从低时钟级转变到高时钟级)或下降(例如，从高时钟级转变到低时钟级)边沿执行各种操作。举例来说，SDR DRAM可仅检测(例如，锁存)时钟信号的上升或下降边沿上的命令、地址、数据和/或其它信号。相比之下，双倍数据速率(DDR)DRAM可对时钟信号的上升和下降边沿两者执行各种操作，例如检测命令、地址、数据和/或其它信号。在一些应用中，DDR DRAM与SDR DRAM相比可以更快速的速率操作，即使这两个DRAM接收具有相同频率的时钟信号，原因是至少一些DDR DRAM操作可以每时钟循环两倍的速率(例如，DDR)而非每时钟循环一倍的速率(例如，SDR)发生。因此，在一些应用中，DDR DRAM与SDR DRAM相比可提供更高吞吐量和/或更快速执行的存储器操作。
通常，存储器制造商在封装和/或运送给客户之前测试DRAM裸片以确认DRAM根据规范进行操作。可能需要用与在其中使用DRAM有助于确保DRAM将在供顾客使用时恰当地起作用的操作条件类似的测试条件测试DRAM。
发明内容
根据本申请案的一方面，提供一种设备。所述设备包括：第一锁存器，其被配置成在时钟信号的第一边沿上锁存命令/地址信号，其中所述命令/地址信号包含第一部分和第二部分；第二锁存器，其被配置成在所述时钟信号的第二边沿上锁存所述命令/地址信号，其中所述第一边沿和所述第二边沿包含在所述时钟信号的同一时钟循环内；和测试同步电路，其被配置成为提供给所述第一锁存器和所述第二锁存器的所述命令/地址信号提供延迟，其中所述延迟致使在所述时钟信号的所述第一边沿之后并且在所述时钟信号的所述第二边沿之前的时间出现所述命令/地址信号从所述第一部分到所述第二部分的转变，其中所述第一锁存器在所述转变之前锁存所述命令/地址信号，且所述第二锁存器在所述转变之后锁存所述命令/地址信号。
根据本申请案的另一方面，提供一种系统。所述系统包括：测试装置，其被配置成提供命令/地址信号和时钟信号；存储器装置，其耦合到所述测试装置，所述存储器装置包括：时钟输入电路，其被配置成接收所述时钟信号并且至少部分地基于所述时钟信号而产生内部时钟信号；测试同步电路，其被配置成接收所述命令/地址信号和所述时钟信号并且基于所述命令/地址信号产生经延迟命令/地址信号；命令/地址输入电路，其包括被配置成接收所述内部时钟信号和所述经延迟命令/地址信号的第一锁存器和第二锁存器，其中所述第一锁存器被配置成在所述内部时钟信号的第一边沿锁存器所述经延迟命令/地址信号，且所述第二锁存器被配置成在所述内部时钟信号的第二边沿锁存所述经延迟命令/地址信号，其中所述经延迟命令/地址信号包含所述第一边沿处的第一命令/地址，且所述经延迟命令/地址信号包含所述第二边沿处的第二命令/地址。
根据本申请案的又一方面，提供一种方法。所述方法包括：以第一速率接收测试时钟信号；以比所述第一速率慢的第二速率接收测试命令/地址信号；通过测试同步电路延迟所述测试时钟信号；通过所述经延迟测试时钟信号，触发所述测试同步电路对所述测试命令/地址信号的锁存；通过所述测试同步电路，将所述经锁存测试命令/地址信号提供到第一锁存器和第二锁存器；通过所述第一锁存器，响应于第二时钟信号的第一边沿而锁存所述测试命令/地址信号；和通过所述第二锁存器，响应于所述第二时钟信号的第二边沿而锁存所述测试命令/地址信号。
附图说明
图1是根据本公开的实施例的半导体装置的框图。
图2是根据本公开的实施例的半导体装置的一部分的框图。
图3是根据本公开的实施例的半导体装置的信号的定时图。
图4是根据本公开的实施例的测试系统的框图。
图5是根据本公开的实施例的方法的流程图。
具体实施方式
以下对某些实施例的描述在本质上仅是示范性的，且决不意图限制本公开的范围或其应用或用途。在本发明设备、系统和方法的实施例的以下详细描述中，参考附图，所述附图形成本公开的部分，并且以图示方式示出在其中可实践所描述的设备、系统和方法的具体实施例。以足够细节描述这些实施例以使得所属领域的技术人员能够实践本发明所公开的设备、系统和方法，且应理解，可利用其它实施例并且可在不脱离本公开的精神和范围的情况下做出结构和逻辑改变。此外，为清晰起见，某些特征的详细描述在其对于所属领域的技术人员来说将显而易见时将不予以论述，以免使本公开的实施例的描述混淆不清。因此，以下详细描述不应以限制性的意义来理解，且本公开的范围仅由所附权利要求书来限定。
随着例如DRAM的存储器装置变得小型化，存储器装置变得更容易损坏。这使得更加难以在封装之前测试存储器。存储器装置的裸片通常包含用于将信号提供到例如存储器控制器的外部装置并且从例如存储器控制器的外部装置接收信号的各种衬垫。举例来说，用于提供和接收数据的衬垫(例如，DQ衬垫)、用于接收命令和地址信息的衬垫(例如，CA衬垫)和/或用于接收时钟信号的衬垫可包含在裸片上。这些衬垫当存储器封装于装置(例如，作为存储器模块的部分)中时可耦合到外部装置。可能需要在封装之前测试存储器以避免在仅存储器有缺陷的情况下必须丢弃整个装置。然而，测试可损坏衬垫，使得存储器当封装时无法耦合到外部装置。
为解决此问题，一些存储器制造商在包含存储器装置的裸片上提供第二组衬垫以供用于测试存储器装置。第二组衬垫可位于裸片上的不同方位处以降低意外触摸且因此损坏用于将存储器装置耦合到外部装置的衬垫的风险。第二组衬垫可被统称为外部直接存取(DA)衬垫，不过外部DA衬垫可与存储器装置包含在同一裸片上。
测试装置可通过DA衬垫将时钟信号、命令、地址和/或数据提供到存储器装置。测试装置可进一步DA衬垫接收来自存储器裸片的数据和/或其它信号。测试装置可分析所接收数据和/或信号以确定存储器是否恰当地操作。
通常，存储器制造商使用并行(例如，在同一时间或几乎同一时间)测试数个存储器裸片的测试装置来增加吞吐量。然而，至少部分地归因于并行测试的大量存储器裸片，测试装置可能无法以高速度速率提供命令和/或地址信号。在一些应用中，测试装置可仅在SDR操作处提供某些信号(例如，在时钟信号的上升边沿提供命令)。这可防止在一些测试模式期间测试存储器裸片的DDR操作中的一些或全部(例如，锁存和执行在时钟信号的上升边沿和下降边沿处接收到的命令)。因此，可能没有在封装之前确认存储器裸片的全部操作都恰当地工作，这可能是不合需要的。
在本公开的一些实施例中，存储器装置可包含改变从DA衬垫接收的SDR信号(例如，以用于SDR操作的速度提供的信号)的定时以模拟DDR信号(例如，以用于DDR操作的速度提供的信号)的内部同步电路。在一些实施例中，内部同步电路可锁存和延迟从DA衬垫接收的某些信号以使得信号相对于存储器装置的内部时钟信号移位(例如，延迟)。信号移位可允许存储器装置在存储器装置的时钟信号的上升边沿和下降边沿两者上锁存信号。这在一些应用中可准许测试存储器装置的DDR操作。
图1是根据本公开的实施例的半导体装置的框图。半导体装置100可为半导体存储器装置，例如集成在单个半导体芯片上的DRAM装置。在一些实施例中，装置100可为DDRDRAM。
半导体装置100包含存储器阵列118。存储器阵列118示出为包含多个存储器组。在图1的实施例中，存储器阵列118示出为包含八个存储器组BANK0到BANK7。在其它实施例的存储器阵列118中可以包含更多或更少组。每一存储器组包含多个字线WL、多个位线BL和/BL，以及布置在所述多个字线WL和所述多个位线BL和/BL的相交处的多个存储器单元MC。字线WL的选择由行解码器108执行，且位线BL、/BL的选择由列解码器110执行。在图1的实施例中，行解码器108包含用于每一存储器组的相应行解码器，且列解码器110包含用于每一存储器组的相应列解码器。位线BL、/BL耦合到相应感测放大器(SAMP)126。通过感测放大器126放大来自位线BL、/BL的读取数据，并且经由本地数据线(LIOT/B)将信号提供给子放大器(SB)128。子放大器128可将信号提供到主数据线(MIOT/B)。主数据线可将信号提供到读取/写入放大器(RWAMP)120。读取/写入放大器120可经由全局数据总线(GBUS)将读取数据提供到输入/输出(IO)电路122。相反地，经由全局数据总线从IO电路122接收的写入数据经由主数据线MIO、子放大器128和本地数据线LIOT/B从读取/写入放大器120提供到感测放大器126，并且写入于耦合到位线BL、/BL的存储器单元MC中。
半导体装置100可采用多个外部端子，包含耦合到命令和地址总线以接收命令和地址以及片选信号的命令和地址(CA)端子、接收时钟CK_t和CK_c的时钟端子、提供数据的数据端子DQ，以及接收电源电势VDD、VSS、VDDQ和VSSQ的电源端子。
为时钟端子供应外部时钟CK_t和CK_c，所述外部时钟CK_t和CK_c提供到输入电路112。外部时钟可互补。输入电路112基于CK_t和CK_c时钟产生内部时钟ICLK。ICLK时钟提供给命令/地址输入电路102、命令解码器106并且提供给内部时钟产生器114。内部时钟产生器114基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可用于各种内部电路的定时操作。将内部数据时钟LCLK提供给输入/输出电路122，以对包含在输入/输出电路122中的电路的操作进行定时，例如提供给数据接收器以对写入数据的接收进行定时。
CA端子可供应有存储器地址。经由命令/地址输入电路102将供应给CA端子的存储器地址传送到地址解码器104。地址解码器104接收地址且将经解码的行地址XADD供应给行解码器108且将经解码列地址YADD供应给列解码器110。地址解码器104还可供应经解码组地址BADD，其可指示含有经解码行地址XADD和列地址YADD的存储器阵列118的组。CA端子可供应有命令。命令的实例包含用于存取存储器的存取命令，例如用于执行读取操作的读取命令和用于执行写入操作的写入命令，以及其它命令和操作。存取命令可与用以指示待存取的存储器单元的一或多个行地址XADD、列地址YADD和组地址BADD相关联。命令可以作为内部命令信号经由命令/地址输入电路102提供到命令解码器106。命令解码器106包含用以对内部命令信号进行解码以生成用于执行操作的各个内部信号和命令的电路。举例来说，命令解码器106可以提供用以选择字线的行命令信号和用以选择位线的列命令信号。
命令/地址输入电路102可包含用于(至少暂时)存储从CA端子接收的命令和/或地址的一或多个锁存器(图1中未示出)。在一些实施例中，命令/地址输入电路102可包含锁存ICLK的上升边沿上的命令和/或地址的一或多个锁存器以及锁存ICLK的下降边沿上的命令和/或地址的一或多个锁存器。包含用于上升时钟边沿上的锁存的锁存器和用于下降时钟边沿上的锁存的锁存器可允许装置100以DDR方式操作。在一些实施例中，包含在命令/地址输入电路102中的锁存器可锁存上升时钟边沿上的命令和/或地址。然而，可为一些锁存器提供时钟信号ICLK，而为其它锁存器提供互补时钟信号/ICLK。因此，可通过命令/地址输入电路102在与ICLK的上升边沿和下降边沿两者对应的时间锁存命令和/或地址。
装置100可接收作为读取命令的存取命令。当接收到激活和读取命令，且为激活和读取命令及时供应组地址、行地址和列地址时，从存储器阵列118中对应于行地址和列地址的存储器单元读取读取数据。命令解码器106接收激活和读取命令，所述命令解码器106提供内部命令以使得来自存储器阵列118的读取数据提供给读取/写入放大器120。经由IO电路122将读取数据从数据端子DQ输出到外部。
装置100可接收作为写入命令的存取命令。当接收到激活和写入命令，且为激活和写入命令及时供应组地址、行地址和列地址时，供应给数据端子DQ的写入数据写入到存储器阵列118中对应于行地址和列地址的存储器单元。命令解码器106接收激活和写入命令，所述命令解码器106提供内部命令以使得IO电路122中的数据接收器接收到写入数据。写入时钟也可提供给外部时钟端子以用于IO电路122的数据接收器对写入数据的接收的定时。经由IO电路122将写入数据供应到读取/写入放大器120，并且通过读取/写入放大器120将写入数据供应到存储器阵列118以写入到存储器单元MC中。
存储器阵列118的存储器单元可需要周期性刷新以将数据保存于存储器单元MC中。刷新信号AREF可供应到刷新控制电路116。刷新控制电路116将刷新行地址RXADD供应到行解码器108，所述行解码器108可刷新由刷新行地址RXADD指示的一或多个字线WL。刷新控制电路116可控制刷新操作的定时，且可产生并提供刷新地址RXADD。可控制刷新控制电路116以改变刷新地址RXADD的细节，或可基于内部逻辑操作刷新控制电路116。
向电源端子供应电源电势VDD和VSS。将电源电势VDD和VSS供应到内部电压产生器电路124。内部电压产生器电路124基于供应到电源端子的电源电势VDD和VSS产生各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP主要在行解码器108中使用，内部电势VOD和VARY主要在存储器阵列118中包含的感测放大器126中使用，且内部电势VPERI在许多外围电路块中使用。
还向电源端子供应电源电势VDDQ和VSSQ。电源电势VDDQ和VSSQ供应到IO电路122。在本公开的一实施例中，供应给电源端子的电源电势VDDQ和VSSQ可为与供应给电源端子的电源电势VDD和VSS相同的电势。在本公开的另一实施例中，供应给电源端子的电源电势VDDQ和VSSQ可为与供应给电源端子的电源电势VDD和VSS不同的电势。供应给电源端子的电源电势VDDQ和VSSQ用于IO电路122，以使得IO电路122产生的电源噪声不传播到其它电路块。
在一些实施例中，例如在图1中示出的一个实施例中，装置100可包含外部DA衬垫130。出于测试目的，外部DA衬垫130可提供对装置100的存取。外部DA衬垫130可包含用于从测试装置(图1中未示出)接收信号和/或将信号提供到测试装置的一或多个端子。举例来说，外部DA衬垫130可包含用于接收时钟信号(TEST_CK)、命令/地址信号(TEST_CA)和/或测试命令信号(TEST_CMD)的端子。虽然在图1中示出为单一衬垫，但在一些实施例中，外部DA衬垫130可包含多个衬垫。外部DA衬垫130可将信号提供到装置100的各个组件。在一些实施例中，TEST_CK信号可提供给时钟输入电路112和/或命令/地址输入电路102。在一些实施例中，TEST_CA信号可提供给命令/地址输入电路102。在一些实施例中，TEST_CMD信号可提供给测试解码器电路132。测试命令信号TEST_CMD可包含关于测试装置执行的测试的信息。举例来说，TEST_CMD信号可包含指示测试模式(例如，环回测试、1DQ测试)的信息。响应于TEST_CMD信号，测试解码器电路132可将各个信号提供到装置100的一或多个组件。举例来说，测试解码器电路132可提供用以启用或停用各个内部测试电路(例如包含在命令/地址输入电路102中的测试同步电路134)的信号。在一些实施例中，测试解码器电路132可响应于TEST_CMD而提供控制信号。在一些实施例中，控制信号可用于在不同信号和/或信号路径之间进行选择。
根据本公开的实施例，命令/地址输入电路102可包含测试同步电路134。测试同步电路134可在装置100的测试期间从外部DA衬垫130接收命令地址信号TEST_CA。在一些实施例中，测试同步电路134可在测试期间从外部DA衬垫130接收时钟信号TEST_CK。然而，在一些实施例中，测试器输入电路可经由时钟输入电路112接收TEST_CK。如所提及，测试同步电路134可从测试解码器电路132接收一或多个启用信号和/或控制信号。
在一些应用中，测试装置可在SDR处提供命令地址信号TEST_CA。在一些实施例中，测试同步电路134提供允许测试装置100的DDR操作的信号。举例来说，测试同步电路134可允许测试装置确定命令/地址输入电路102是否恰当地锁存ICLK的上升和下降边沿两者处的命令。在一些实施例中，测试同步电路134可延迟TEST_CA信号以使得在时钟信号ICLK的上升和下降边沿两者处在命令/地址输入电路102的锁存器处接收到TEST_CA信号的命令。
图2是根据本公开的实施例的半导体装置的一部分的框图。在一些实施例中，半导体装置200可为DDR装置。在一些实施例中，半导体装置200可包含在图1中示出的半导体装置100中。装置200可包含时钟输入电路202、命令/地址输入电路204和外部DA衬垫206。在一些实施例中，时钟输入电路202可包含在时钟输入电路112中，命令/地址输入电路204可包含在命令/地址输入电路204中，且/或外部DA衬垫206可包含在外部DA衬垫130中。虽然在图2中示出为单一衬垫，但在一些实施例中，外部DA衬垫206可包含用于不同信号的单独衬垫(例如，用于TEST_CK和TEST_CA的不同DA衬垫)。
在装置200的正常操作期间(例如，当与存储器控制器通信时)，时钟输入电路202可在端子处接收互补时钟信号CK_t、CK_c。时钟信号CK_t、CK_c可提供给输入缓冲器208，所述输入缓冲器208可将时钟信号提供给时钟控制器/缓冲器210。时钟控制器/缓冲器210可至少部分地基于时钟信号CK_t、CK_c产生内部时钟信号Clk_R和Clk_F。在一些实施例中，Clk_R和Clk_F可为互补时钟信号。
在装置200的测试期间(例如，当与测试装置通信时)，时钟输入电路202可从外部DA衬垫206接收时钟信号TEST_CK。在一些实施例中，TEST_CK信号可从耦合到外部DA衬垫206的测试装置(未示出)接收和/或基于从耦合到外部DA衬垫206的测试装置(未示出)接收的信号。在一些实施例中，时钟信号TEST_CK可包含互补时钟信号。在一些实施例中，TEST_CK可经由缓冲器212提供给输入缓冲器208。TEST_CK信号接着可从输入缓冲器208提供到时钟控制器/缓冲器210以产生内部时钟信号Clk_R和Clk_F。在一些实施例中，控制逻辑214可用于启用和停用TEST_CK信号。在图2中所示的实例中，控制逻辑214包含AND逻辑电路。控制逻辑214可接收测试启用信号DAenable。在一些实施例中，DAenable信号可由例如测试解码器电路132的测试解码器电路提供。在其它实施例中，DAenable信号可经由外部DA衬垫206从测试装置提供。当DAenable信号处于作用中(例如，逻辑高)时，TEST_CK信号可提供给缓冲器212。当DAenable信号处于非作用中(例如，逻辑低)时，可不提供TEST_CK信号(例如，保持在逻辑低处)。虽然控制逻辑214在图2中示出为时钟输入电路202的部分，但在其它实施例中，控制逻辑214可位于装置200的另一部分中。举例来说，控制逻辑214可位于与外部DA衬垫206相邻处。
在装置200的正常操作期间，命令/地址输入电路204可在端子处接收命令和/或地址CA。命令和/或地址可提供给输入缓冲器216。输入缓冲器216可将经缓冲命令和/或地址BUF_CA提供到锁存器218和锁存器220。锁存器218可接收时钟信号Clk_R，且锁存器220可从时钟输入电路202接收互补时钟信号Clk_F。锁存器218和220两者可被配置成在其相应时钟信号的上升边沿上锁存来自输入缓冲器216的命令和/或地址BUF_CA。也就是说，当Clk_R从低时钟级转变到高时钟级时，锁存器218可锁存输入缓冲器216所提供的命令和/或地址BUF_CA，且当Clk_F从低时钟级转变到高时钟级时，锁存器220可锁存输入缓冲器216提供的命令和/或地址BUF_CA。因为时钟信号Clk_R和Clk_F是互补的，所以通过锁存器218和220，命令/地址输入电路204在时钟信号的上升和下降边沿两者的时间锁存命令/地址。锁存器218锁存的命令和/或地址CAxR和锁存器220锁存的命令和/或地址CAxF可提供给命令解码器电路和/或地址解码器电路，例如命令解码器106和地址解码器104。
在装置200的测试期间，命令/地址输入电路204可从外部DA衬垫206接收命令和/或地址TEST_CA。可从耦合到外部DA衬垫206的测试装置接收TEST_CA信号。基于TEST_CA信号的命令和/或地址MTEST_CA信号可提供给输入缓冲器216，可将MTEST_CA的命令和/或地址作为BUF_CA提供到锁存器218和220。MTEST_CA信号可从缓冲器232提供给输入缓冲器216。缓冲器232可从测试同步电路222接收MTEST_CA信号。虽然测试装置可以高到足以测试装置200的DDR规范的频率提供时钟信号TEST_CK，但测试装置可在SDR处提供命令和/或地址TEST_CA。测试同步电路222可基于SDR TEST_CA信号准许DDR操作的估算(例如，模拟)。
测试同步电路222可接收TEST_CA信号并且通过触发器226锁存TEST_CA信号的命令和/或地址。测试同步电路222可接收时钟信号TEST_CK。测试同步电路222可通过延迟电路224延迟TEST_CK信号以提供延迟的TEST_CK信号DTEST_CK。在一些实施例中，延迟电路224可包含一系列反相器和/或信号缓冲器。DTEST_CK信号可用于触发触发器226。触发器226通过DTEST_CK信号的触发可延迟TEST_CA的传播以将延迟的TEST_CA信号DTEST_CA作为MTEST_CA信号提供到输入缓冲器216。如将参考图3更详细地描述，延迟电路224可经选择以使得命令和/或地址TEST_CA在时钟信号Clk_R和Clk_F的上升边沿期间作为BUF_CA信号存在于锁存器218和220处。
任选地，在一些实施例中，例如在图2中示出的一个实施例中，测试同步电路222可包含多路复用器228。多路复用器228可从触发器226接收DTEST_CA信号并且从外部DA衬垫206接收电流TEST_CA信号。多路复用器228提供DTEST_CA信号或电流TEST_CA信号作为MTEST_CA信号。是否从多路复用器228提供DTEST_CA信号或电流TEST_CA信号作为MTEST_CA信号可受控制信号tmIntsync控制。在一些实施例中，测试解码器电路可提供tmIntsync。在其它实施例中，可从测试装置经由外部DA衬垫206提供tmIntsync。在一些应用中，模拟DDR操作的命令和/或地址的延迟仅在某些测试模式中可为所要的。因此，对于一些测试模式，可为tmIntsync提供致使多路复用器228提供电流TEST_CA信号作为MTEST_CA信号的逻辑状态，且在其它测试模式中，可为tmIntsync提供致使多路复用器228提供来自触发器226的DTEST_CA信号作为MTEST_CA信号的另一逻辑状态。
在一些实施例中，控制逻辑230可用于启用和停用测试同步电路222提供的MTEST_CA信号。在图2中所示的实例中，控制逻辑230包含AND逻辑电路。控制逻辑230可接收测试启用信号DAenable。当DAenable信号处于作用中时，MTEST_CA信号可提供给缓冲器232。当DAenable信号处于非作用中时，可不提供MTEST_CA信号。
虽然示出为与命令/地址输入电路204隔开，但在一些实施例中，如在图1中的实例中所示，测试同步电路222可与命令/地址输入电路204包含在一起。
在图2中示出的实施例中，命令/地址输入电路204包含锁存器218和220，其两者被配置分别锁存时钟信号Clk_R和Clk_F的上升边沿上的命令和/或地址。然而，在其它实施例中，锁存器218或220中的一个可锁存时钟信号的上升边沿上的命令，而锁存器218或220中的另一个锁存时钟信号的下降边沿上的命令。在这些实施例中，仅一个时钟信号(例如，CK、TEST_CK)而非两个互补时钟信号可提供给锁存器218和220两者。
图3是根据本公开的实施例的半导体装置的信号的定时图。可在定时图300中反映装置100和/或装置200的信号的状态，且将参考图1和2描述定时图300的信号。然而，定时图300可反映除图1和2中示出的存储器装置以外的根据本公开的实施例的存储器装置的操作。
定时图300的第一排是通过测试装置提供给装置100和/或装置200的时钟信号TEST_CK。TEST_CK信号可提供给时钟输入电路112和/或202。在第一排示出的时钟信号TEST_CK的定时可为当在外部DA衬垫130和/或外部DA衬垫206处提供TEST_CK时的定时。定时图300的第二排是通过测试装置提供给装置100和/或装置200的命令/地址信号TEST_CA。命令/地址信号TEST_CA可包含命令和/或地址。在图3中所示的实例中，命令/地址信号TEST_CA包含命令/地址CmdR和CmdF。在一些实施例中，CmdR和CmdF可包含单独命令和/或地址。单独命令和/或地址可不同或相同(例如，重复的命令和/或地址)。在一些实施例中，CmdR和CmdF可包含命令和/或地址的部分。举例来说，CmdR可包含命令且CmdF可包含与命令相关联的地址。然而，可在其它实例中使用在CmdR和CmdF中提供的命令和/或地址的部分的其它组合。TEST_CA信号可提供给命令/地址输入电路102和/或204。在第二排示出的TEST_CA信号的定时可为当在外部DA衬垫130和/或206处提供TEST_CA时的定时。
定时图300的第三排是时钟信号DTEST_CK。DTEST_CK信号可为从例如测试同步电路134和/或222的延迟电路224提供的经延迟TEST_CK信号。定时图300的第四排是命令/地址信号DTEST_CA。DTEST_CA信号可为在可包含在测试同步电路134和/或222中的触发器226的输出处提供的来自外部DA衬垫130和/或206的TEST_CA信号。
定时图300的第五排和第六排是锁存器218和锁存器220处的分别由可包含在时钟输入电路112和/或202中的时钟控制器/缓冲器电路210提供的互补时钟信号Clk_R和Clk_F。定时图300的第七排是作为BUF_CA信号提供到锁存器218和220的命令/地址信号BUF_CA(DTEST_CA)。BUF_CA(DTEST_CA)信号可为TEST_CA信号。定时图300的最后一排是示范性DDR命令/地址信号DDR CA。
在时间T0处或附近，命令和/或地址CmdR可作为Test_CA与来自外部DA衬垫130和/或206的时钟信号TEST_CK一起提供。TEST_CK信号可提供给延迟电路224，所述延迟电路224延迟TEST_CK并且提供DTEST_CK。时钟信号TEST_CK可在时间T1处或附近具有上升边沿(例如，从低时钟级转变到高时钟级)，而DTEST_CK不具有上升边沿直到时间T2处或附近。在一些实施例中，DTEST_CK可相对于TEST_CK延迟时钟循环的大约1/4(例如，延迟时钟循环的10-30％)。DTEST_CK的上升边沿可用于在时间T2处或附近触发触发器226来锁存CmdR。归因于DTEST_CK，包含由触发器226提供的作为DTEST_CA的CmdR的TEST_CA信号相对于外部DA衬垫130和/或206提供的TEST_CA延迟。在时间T3处或附近，可从外部DA衬垫206提供作为TEST_CA的命令和/或地址CmdF。可响应于时钟信号DTEST_CA的另一上升边沿通过触发器226在时间T4处或附近锁存CmdF。一旦经锁存，触发器226可提供CmdF作为DTEST_CA。
如本文中所公开，可至少部分地基于TEST_CK产生互补时钟信号Clk_R和Clk_F。然而，如定时图300中所示，Clk_R和Clk_F可相对于TEST_CK延迟。所述延迟可归因于装置100和/或200的一或多个组件的各个传播延迟。举例来说，控制逻辑214、缓冲器212、输入缓冲器208和/或时钟控制器/缓冲器电路210可促进对TEST_CK的延迟，这可引起Clk_R和Clk_F相对于TEST_CK的总延迟。
DTEST_CA信号(例如，经延迟TEST_CA信号)可作为BUF_CA(DTEST_CA)从触发器226提供到锁存器218和220。然而，如定时图300中所示，类似于Clk_R和Clk_F，可通过装置200的一或多个组件进一步延迟DTEST_CA。举例来说，多路复用器228、控制逻辑230、缓冲器232和/或输入缓冲器216可促进对DTEST_CA信号的传播延迟。因此，如由BUF_CA(DTEST_CA)信号提供的CmdR可相对于如由DTEST_CA在FF信号处提供的CmdR延迟。TEST_CA从外部DA衬垫206到锁存器218和220的总延迟可使得分别地，在Clk_R和Clk_F的上升边沿期间在锁存器218和220处提供两个连续命令/地址CmdR和CmdF。从另一视角，TEST_CA的总延迟可使得命令/地址信号BUF_CA的两个连续命令/地址CmdR和CmdF之间的转变在处于Clk_R的上升边沿与Clk_F的上升边沿之间的时间发生。
如定时图300中所示，Clk_R在时间T5处或附近具有上升边沿，而CmdR作为BUF_CA(DTEST_CA)提供。响应于Clk_R的上升边沿，锁存器218可锁存CmdR。如先前所描述，响应于触发器226在时间T4处或附近锁存CmdF，在时间T6处或附近，BUF_CA(DTEST_CA)从CmdR转变到CmdF。在时间T7处或附近，Clk_F具有上升边沿。响应于Clk_F的上升边沿，锁存器220可锁存CmdF。因此，在Clk_R和Clk_F两者的上升边沿上锁存TEST_CA提供的命令/地址信号(作为BUF_CA(DTEST_CA)信号提供)。接着分别地可通过锁存器218和220提供经锁存命令/地址CmdR和CmdF作为命令和/或地址CAxR和CAxF。
DDR CA说明装置100和/或200的命令/地址信号的“模拟”或估算的DDR定时，其部分地基于测试同步电路134和/或222提供的TEST_CA的延迟。如本文中所公开，装置100和/或200可为DDR DRAM存储器装置。也就是说，装置可能能够接收和锁存在时钟信号(例如，图1中的ICLK)的上升和下降边沿两者处提供的命令/地址信号。在典型DDR操作中，在时钟循环的一半内提供命令/地址信号，且在典型SDR操作中，在整个时钟循环内提供命令/地址信号。虽然测试同步电路134和/或222可能不减小期间提供命令/地址CmdR和CmdF的时间段，但通过改变命令/地址CmdR和CmdF以使得CmdR和CmdF之间的转变在Clk_R和Clk_F的上升边沿之间发生，装置100和/或200锁存命令/地址信号，就如同在DDR处已提供CmdR和CmdF一般。如由DDR CA中的大阴影区所示，不从SDR TEST_CA信号模拟或估算DDR的命令吞吐量。然而，在较低吞吐量下在DDR操作中测试命令的锁存的能力可足以确认装置100和/或200的恰当操作。
图4是根据本公开的实施例的测试系统的框图。测试系统400可包含测试装置402和存储器装置404。在一些实施例中，存储器装置404可包含装置100和/或装置200。在一些实施例中，测试装置402可经由外部DA衬垫406提供信号给存储器装置404并且从存储器装置404接收信号。在一些实施例中，外部DA衬垫406可与可耦合到外部装置(例如，存储器控制器)的衬垫408位于存储器装置404上的不同方位处。衬垫408可包含DQ衬垫、CK/CK端子和/或CA端子。
如图4中所示，在一些实施例中，测试装置402可经由外部DA衬垫406将测试时钟信号TEST_CK和/或测试命令/地址信号TEST_CA提供到存储器装置404。测试时钟信号和测试命令/地址信号可分别提供给存储器装置404的时钟输入电路(例如，时钟输入电路112)和命令/地址输入电路(例如，命令/地址输入电路102)。在一些实施例中，可在DDR(例如，2GB/s)下提供TEST_CK信号，而在SDR(例如，1GB/s)下提供TEST_CA信号。TEST_CK信号可用于在测试期间产生用于存储器装置404的内部定时信号。TEST_CA信号可用于在测试期间提供用于存储器操作的命令和/或地址。测试装置402可将测试命令信号TEST_CMD提供到外部DA衬垫406。在一些实施例中，TEST_CMD信号可提供给测试命令解码器电路(例如，测试命令解码器电路132)。测试命令信号TEST_CMD可包含关于由测试装置402执行的测试的信息。举例来说，TEST_CMD信号可包含指示测试模式(例如，环回测试、1DQ测试)的信息。
对于某些测试模式，如由TEST_CMD信号所指示，存储器装置404的测试同步电路410可用于延迟提供给命令/地址输入电路的锁存器的Test_CA信号。在一些实施例中，测试同步电路410提供的延迟可使得TEST_CA信号提供的命令/地址信号在提供给锁存器的时钟信号的上升边沿和下降边沿之间转变。在一些实施例中，测试同步电路410提供的延迟可经选择以使得TEST_CA信号提供的命令/地址信号在提供给锁存器的两个互补时钟信号的上升边沿之间转变。以此方式，可根据DDR操作锁存TEST_CA提供的SDR命令。这可允许测试装置402测试存储器装置404的一些或所有DDR功能性。
在一些实施例中，存储器装置404可将数据TEST_DATA提供给测试装置402。可至少部分地响应于命令/地址信号TEST_CA而提供TEST_DATA。测试装置402可分析所接收的TEST_DATA以确定存储器装置404是否恰当地操作。如果确定存储器装置404恰当地操作，那么在一些实施例中，存储器装置404可与外部装置封装在一起。如果确定存储器装置404有缺陷(例如，恰当地操作)，那么存储器装置404可被丢弃或被修复并且再次进行测试。
任选地，在一些实施例中，测试装置402可并行(例如，在同一时间)测试多个存储器装置。举例来说，测试装置可测试存储器装置412同时还测试存储器装置404。在一些实施例中，存储器装置412可包含与存储器装置404大体相同的组件。虽然示出仅两个存储器装置耦合到测试装置402，但任何数目(例如，4、8、16)个存储器装置可耦合到测试装置402。
图5是根据本公开的实施例的方法的流程图。在一些实施例中，可至少部分地由装置100、200、404和/或412执行方法500。
在框502处，可执行“接收测试时钟信号”。在一些实施例中，可以速率(例如，DDR，2GB/s)接收测试时钟信号。在一些实施例中，可由时钟输入电路(例如，时钟输入电路112和/或202)接收测试时钟信号。在一些实施例中，可由测试同步电路(例如，测试同步电路134、222和/或410)接收测试时钟信号。在框504处，可执行“以不同于接收测试时钟信号的速率的速率接收测试命令/地址信号”。在一些实施例中，可以与接收测试时钟信号的速率相比较慢的速率接收测试命令/地址信号。在一些实施例中，可由测试同步电路接收测试命令/地址信号。
在框506处，可执行“延迟测试时钟信号”。在一些实施例中，框506可由测试同步电路执行。在一些实施例中，所述延迟可由例如延迟电路224的延迟电路提供。在框508处，可执行“触发测试命令/地址信号的锁存”。在一些实例中，所述触发和锁存可由测试同步电路执行。在一些实施例中，所述触发可基于经延迟测试时钟信号。在一些实施例中，所述锁存可由例如触发器226的触发器执行。
在框510处，可执行“将经锁存测试命令/地址信号提供到第一锁存器和第二锁存器”。在一些实施例中，经锁存测试命令/地址信号可由测试同步电路提供。在框512处，可执行“通过第一锁存器锁存测试命令/地址信号”。在一些实施例中，所述锁存可响应于第二时钟信号的第一边沿而由第一锁存器执行。在框514处，可执行“通过第二锁存器锁存测试命令/地址信号”。在一些实施例中，所述锁存可响应于第二时钟信号的第二边沿而由第二锁存器执行。在一些实施例中，可至少部分地基于测试时钟信号产生第二时钟信号。举例来说，在一些实施例中，第二时钟信号可由时钟输入电路112和/或时钟输入电路202产生。在一些实施例中，第一锁存器可锁存由测试命令/地址信号提供的第一命令或地址中的至少一个，且第二锁存器可锁存由测试命令/地址信号提供的第二命令或地址中的至少一个。
在一些实施例中，在框502之前，可执行启用测试时钟信号和测试命令/地址信号。在一些实施例中，所述启用可由例如控制逻辑214和230的控制逻辑执行。在一些实施例中，所述启用可响应于例如测试解码器电路134的测试解码器电路提供的启用信号。
当然，应了解，本文中所描述的实例、实施例或过程中的任一个可与一或多个其它实例、实施例和/或过程组合或分离和/或在根据本发明系统、装置和方法的单独装置或装置部分当中执行。
最后，以上论述意在仅说明本发明设备、系统和方法并且不应被理解为将所附权利要求书限制到任何特定实施例或实施例群组。因此，虽然已参考示范性实施例以具体细节描述了本发明设备、系统和方法，但还应了解，所属领域的普通技术人员可在不脱离如所附权利要求书中所阐述的本发明系统的更广的预期精神和范围的情况下设计众多修改和替代性实施例。因此，说明书和附图应以说明性方式看待，且并不旨在限制所附权利要求书的范围。

Claims (20)

1.一种设备，其包括：
第一锁存器，其被配置成在时钟信号的第一边沿上锁存命令/地址信号，其中所述命令/地址信号包含第一部分和第二部分；
第二锁存器，其被配置成在所述时钟信号的第二边沿上锁存所述命令/地址信号，其中所述第一边沿和所述第二边沿包含在所述时钟信号的同一时钟循环内；和
测试同步电路，其被配置成为提供给所述第一锁存器和所述第二锁存器的所述命令/地址信号提供延迟，其中所述延迟致使在所述时钟信号的所述第一边沿之后并且在所述时钟信号的所述第二边沿之前的时间出现所述命令/地址信号从所述第一部分到所述第二部分的转变，其中所述第一锁存器在所述转变之前锁存所述命令/地址信号，且所述第二锁存器在所述转变之后锁存所述命令/地址信号。
2.根据权利要求1所述的设备，其中所述测试同步电路包括被配置成锁存所述命令/地址信号的触发器。
3.根据权利要求2所述的设备，其中所述测试同步电路另外包括被配置成接收第二时钟信号并且将具有第二延迟的所述第二时钟信号提供到所述触发器的延迟电路，其中具有所述第二延迟的所述第二时钟信号用以触发所述触发器。
4.根据权利要求3所述的设备，其中所述延迟电路包括多个串联反相器。
5.根据权利要求2所述的设备，其中所述测试同步电路另外包括被配置成响应于控制信号而提供具有所述延迟的所述命令/地址信号或不具有所述延迟的所述命令/地址信号的多路复用器。
6.根据权利要求5所述的设备，其另外包括测试解码器电路，其中所述测试解码器电路被配置成将所述控制信号提供到所述多路复用器。
7.根据权利要求2所述的设备，其中所述测试同步电路另外包括被配置成响应于启用信号而启用所述命令/地址信号的控制逻辑电路。
8.根据权利要求7所述的设备，其另外包括测试解码器电路，其中所述测试解码器电路被配置成将所述启用信号提供到所述控制逻辑电路。
9.根据权利要求1所述的设备，其另外包括时钟控制器/缓冲电路，所述时钟控制器/缓冲器电路被配置成基于所述时钟信号产生第二时钟信号和与所述第二时钟信号互补的第三时钟信号并且将所述第二时钟信号提供到所述第一锁存器并且将所述第三时钟信号提供到所述第二锁存器，其中所述时钟信号的所述第一边沿是上升边沿并且对应于所述第二时钟信号的上升边沿，且所述时钟信号的所述第二边沿是下降边沿并且对应于所述第三时钟信号的上升边沿。
10.根据权利要求1所述的设备，其另外包括外部衬垫，其中经由所述外部衬垫从测试装置提供所述命令/地址信号和所述时钟信号。
11.一种系统，其包括：
测试装置，其被配置成提供命令/地址信号和时钟信号；
存储器装置，其耦合到所述测试装置，所述存储器装置包括：
时钟输入电路，其被配置成接收所述时钟信号并且至少部分地基于所述时钟信号而产生内部时钟信号；
测试同步电路，其被配置成接收所述命令/地址信号和所述时钟信号并且基于所述命令/地址信号产生经延迟命令/地址信号；
命令/地址输入电路，其包括被配置成接收所述内部时钟信号和所述经延迟命令/地址信号的第一锁存器和第二锁存器，其中所述第一锁存器被配置成在所述内部时钟信号的第一边沿锁存器所述经延迟命令/地址信号，且所述第二锁存器被配置成在所述内部时钟信号的第二边沿锁存所述经延迟命令/地址信号，其中所述经延迟命令/地址信号包含所述第一边沿处的第一命令/地址，且所述经延迟命令/地址信号包含所述第二边沿处的第二命令/地址。
12.根据权利要求11所述的系统，其中所述内部时钟信号包括第一时钟信号和与所述第一时钟信号互补的第二时钟信号，其中所述第一锁存器接收所述第一时钟信号且所述第二锁存器接收所述第二时钟信号，其中所述第一边沿是所述第一时钟信号的上升边沿，且所述第二边沿是所述第二时钟信号的上升边沿。
13.根据权利要求11所述的系统，其另外包括耦合到所述测试装置的第二存储器装置，其中所述测试装置被配置成将所述命令/地址信号和所述时钟信号并行地提供到所述存储器装置和所述第二存储器装置。
14.根据权利要求11所述的系统，其中所述存储器装置被配置成将数据提供到所述测试装置，且所述测试装置被进一步配置成分析所述数据以确定所述存储器装置是否恰当地操作。
15.根据权利要求11所述的系统，其中所述时钟信号是双倍数据速率信号且所述命令/地址信号是单倍数据速率信号。
16.一种方法，其包括：
以第一速率接收测试时钟信号；
以比所述第一速率慢的第二速率接收测试命令/地址信号；
通过测试同步电路延迟所述测试时钟信号；
通过所述经延迟测试时钟信号，触发所述测试同步电路对所述测试命令/地址信号的锁存；
通过所述测试同步电路，将所述经锁存测试命令/地址信号提供到第一锁存器和第二锁存器；
通过所述第一锁存器，响应于第二时钟信号的第一边沿而锁存所述测试命令/地址信号；和
通过所述第二锁存器，响应于所述第二时钟信号的第二边沿而锁存所述测试命令/地址信号。
17.根据权利要求16所述的方法，其中所述第一锁存器锁存所述测试命令/地址信号提供的第一命令或地址中的至少一个，且所述第二锁存器锁存所述测试命令/地址信号提供的第二命令或地址中的至少一个。
18.根据权利要求16所述的方法，其另外包括响应于测试解码器电路提供的启用信号而启用所述测试时钟信号和所述测试命令/地址信号。
19.根据权利要求16所述的方法，其另外包括至少部分地基于所述测试时钟信号而产生所述第二时钟信号。
20.根据权利要求16所述的方法，其中所述测试同步电路通过触发器锁存所述测试命令/地址信号。
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JP5600235B2 (ja) * 2007-10-11 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置、およびアドレスラッチの高速化方法
KR20130097574A (ko) * 2012-02-24 2013-09-03 에스케이하이닉스 주식회사 커맨드디코더
KR20150005366A (ko) * 2013-07-05 2015-01-14 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102222968B1 (ko) * 2014-09-01 2021-03-04 삼성전자주식회사 어드레스 정렬기 및 이를 포함하는 메모리 장치
US9959918B2 (en) * 2015-10-20 2018-05-01 Samsung Electronics Co., Ltd. Memory device and system supporting command bus training, and operating method thereof
KR20170105689A (ko) * 2016-03-09 2017-09-20 에스케이하이닉스 주식회사 테스트방법 및 이를 이용한 반도체시스템
KR20190090268A (ko) * 2018-01-24 2019-08-01 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
KR102634962B1 (ko) * 2018-09-06 2024-02-08 에스케이하이닉스 주식회사 반도체장치
US10943637B2 (en) * 2018-12-27 2021-03-09 Micron Technology, Inc. Apparatus with a row-hammer address latch mechanism

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