KR100304336B1 - 동기식반도체기억장치 - Google Patents
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Abstract
본 발명은 동기식 반도체 기억 장치에 있어서, 내부 명령 신호를, 외부 입력되는 클록 신호에 비동기로 발생시키는 것에 의해, 저주파 시험밖에 할 수 없는 조건이라도, 실제 사용시의 고주파 동작과 같은 시험을 할 수 있는 반도체 기억 장치를 제공한다.
외부 입력되는 클록 신호에 비동기로, 외부 입력되는 클록 신호에 동기하여 명령 디코더로부터 출력되는 내부 명령 신호와 동등의 의사 내부 명령 신호를 발생시키는 회로를 구비하여, 외부 입력되는 클록 신호에 관계없게 내부 동작시키는 것에 의해, 고주파수로 명령 입력되었을 때와 같은 조건에서의 시험을 가능하게 한다.
Description
본 발명은 반도체 기억장치에 관한 것으로, 특히, 외부 입력되는 클록 신호에 동기하여 동작하는 반도체 기억장치에 관한 것이다.
최근에, 전자 회로를 사용한 시스템의 고속화에 따라서, 반도체 기억장치의 고속화의 요구가 높아지고 있다. 반도체 기억장치의 고속화를 실현하는 수단의 하나로서, 동기식 반도체 기억장치가 제안되어 있다. 예를 들어, 가장 널리 사용되고 있는 반도체 기억장치로서, 다이내믹 랜덤 액세스 메모리(이하 「DRAM」 이라고 약함)가 있지만, 종래에는, 비동기 동작 방식인데 대하여, 동기식의 DRAM인 싱크로너스 다이내믹 랜덤 액세스 메모리(이하 「SDRAM」 이라고 약함)가 제안되어 있다.
제8도는 SDRAM의 회로 구성의 주요부를 나타내는 도면이다. 제8도를 참조하면, SDRAM은 클록 신호 발생 회로(101), 명령 디코더(102), 모드 레지스터(103), 행 어드레스 버퍼(104), 열 어드레스 버퍼(105), 행 디코더(106), 메모리 셀 어레이(107), 래치 회로(108), 입출력 버퍼(109), 센스 증폭기(110) 및, 열 디코더(111)로 구성되어 있다. 행 어드레스 버퍼(104)는 재생 카운터 회로(도시하지 않음)를 구비하며, 열 어드레스 버퍼 회로(105)는 버스트 카운터 회로(도시하지 않음)를 구비하고 있다.
제8도에 도시된 SDRAM의 기본적인 동작에 대해서 이하에 설명한다. SDRAM의 동작은, 외부 입력된 클록 신호(CLK)에 동기하여 동작한다. 외부 입력되는 클록신호(CLK)의 상승 시에 있어서, 입력되는 제어신호, CS(칩 선택)바, RAS(로우 어드레스 스트로브)바, CAS(칼럼 어드레스 스트로브)바, WE(라이트 인에이블)바의 전기적 레벨의 조합으로, 동작이 결정되고, 이것을 「명령」 이라고 부른다.
데이터를 기록할 때는, 가장 먼저 액티브 명령을 입력하고, 외부 입력된 어드레스 신호를 행 어드레스 버퍼 회로(104)에서 행 어드레스로서 래치하고, 행 디코더 회로(108)에서 디코딩하여 행 어드레스를 결정하며, 메모리 셀(107)의 워드선(도시하지 않음)을 선택한다.
다음에 라이트(WRITE) 명령을 입력하고, 외부 입력되는 어드레스 신호를 열어드레스 버퍼(105)에서 열 어드레스로서 래치하며, 열 디코더 회로(111)에서 디코딩하여 열 어드레스를 결정하고, Y 스위치(도시하지 않음)를 선택하여, 외부 입력되는 기록 데이터를 메모리 셀에 기록한다.
마지막으로, 사전 충전 명령을 입력하고, 액티브 명령에서 선택된 워드선을 비선택 상태, 대기 상태로 한다.
데이터를 판독하는 경우에는, 기록시와 마찬가지로, 액티브 명령에서 행 어드레스를 결정한 후, 리드 명령을 입력한다
내부 명령 신호 및 내부 제어 신호의 동작을, 제7도 및 제9도를 참조하여 설명한다.
제7도는 종래의 SDRAM에 있어서 행 어드레스계의 제어 신호 발생 회로의 일부를 나타내는 도면이다. 제7도에 있어서, 명령 디코더(81)는 제8도의 명령 디코더(102)에 상당하며, 제어 신호 발생 회로(82)는, 제8도의 제어 회로(106)에 내장되는 행 어드레스계의 제어 신호 발생 회로이다. 제어 신호 발생 회로(82)는 명령디코더(81)로부터의 내부 명령 신호(71,72)를 입력으로 하는 NOR 게이트(84,85)로 구성되는 플립 플롭과, 인버터(86,87)로 구성되어 있다.
제9도는 제7도의 각 신호의 타이밍 파형을 나타내는 타이밍도이다.
클록(CLK)의 상승시에, RAS 바, CS 바가 로우 레벨, CAS 바, WE 바가 하이레벨일 때 액티브 명령이 된다. 이 때, 명령 디코더(81)는 액티브 명령(제9도의 ACT 참조)이 입력된 것을 나타내는 내부 명령 신호(71)가 1사이클 동안 하이 레벨이 되도록 출력한다. 내부 명령 신호(71)가 하이 레벨이 되면, 행 어드레스계 제어 신호(73)는 로우 레벨이 되고, 내부 명령 신호(71)가 로우 레벨로 되어도, 행 어드레스계 제어 신호(73)는 로우 레벨인 상태로 있다. 이러한 종래의 구성에서는, 행 어드레스계 제어 신호(73)가 로우 레벨이 됨에 따라, 행 어드레스계 회로가 활성화된다.
CLK 상승시에, RAS 바, WE 바, CS 바가 로우 레벨, CAS 바가 하이 레벨일 때에 사전 충전 명령(제9도의 PRE 참조)이 된다. 이 때, 명령 디코더(81)는 사전 충전 명령이 입력된 것을 나타내는 내부 명령 신호(72)가 1사이클 동안에 하이 레벨이 되도록 출력한다. 행 어드레스계 제어 신호가 활성화되어 있는 상태에서, 내부 명령 신호(72)가 하이 레벨이 되면, 행 어드레스계 제어 신호(73)는 하이 레벨이 되어, 내부명령 신호(72)가 로우 레벨이 되더라도, 행 어드레스계 제어 신호(73)는 하이 레벨인 상태로 있다.
제9도에 타이밍도로서 도시된 바와 같이, 사전 충전 명령이 입력되는 1사이클 앞의 클록 사이클에서 라이트 명령이 입력된 것이다.
라이트 명령이 입력되었을 때는, 제5도, 제7도에서는 도시되지 않는 열 어드레스계 제어 신호가 활성화되어, 명령 입력으로부터 일정한 시간을 소비하여 기록 동작을 한다.
제9도에 있어서, t78은 외부 입력되는 클록 신호의 사이클 시간이다. t77은 사전 충전 명령이 입력된 후 행 어드레스계 제어 신호가 비활성화되기까지의 시간으로, 이 시간은 클록 사이클에 의존하지 않는다. 또한 t79는 사전 충전 명령의 입력되기 직전의 사이플로서 라이트 명령이 입력되었을 때의 외부 입력되는 클록신호의 상승 에지로부터 행 어드레스계 제어 신호가 비활성화하기까지의 시간이며, t79 = t77 + t78 이고, 이 시간은 클록 사이클에 의존한다.
라이트 동작은, 라이트 명령이 입력되어 일정 시간을 소비하여 라이트 동작을 행한 후에, 행 어드레스계 제어 신호가 비활성화되어, 워드선이 비선택 상태가 되지 않으면 정상으로 기록 동작을 할 수 없으므로, t79가, 기록 동작에 충분한 시간이 확보되는 것이 필요하다.
t77은 클록 사이클에 의존하지 않는 시간이기 때문에, 라이트 동작의 가부는, 플록 사이클(t78)에 의존하게 된다.
상기한 구성예와 같은, 라이트 동작으로부터 사전 충전 동작까지의 시간에 관련하여 발생하는 불량함의 하나로서, 메모리 셀로의 데이터의 기록이 불충분한 것으로 인한 불량이 있다.
이 불량은 메모리 셀부의 접촉 저항이 매우 높은 경우에 발생하며, 이 불량은 비트성의 불량이 되므로, 웨이퍼 시험으로 불량 셀을 확인하고, 용장 회로에서 구제하는 것이, 높은 수율을 달성하기 위해서 필요하다.
SDRAM의 시험을 할 때는, 통상적으로, 메모리 테스터를 사용하여, CLK, CKE, CS 바, RAS 바, CAS 바, WE 바의 각 핀 및, 다수의 어드레스(Adress) 핀, 다수의 데이터(DQ) 핀, 및, 도시되지 않는 그 밖의 입력 핀, 전원 핀, GND 핀 등의 외부핀에 소정의 신호를 입력하여 시험한다.
웨이퍼 상태에서의 시험시에는, 조립시에 외부 입력 핀에 접속되는 각 패드와 메모리 테스터의 각 핀을, 프로브 카드를 사용하여 전기적으로 접속하여 시험한다.
그런데, SDRAM은 비교적 새로운 장치이며, 고속으로 동작하기 때문에, 모든 기능을 충분히 시험하기 위해서는, 고주파수로 동작하는 메모리 테스트 장치나, 높은 정밀도의 테스트 기구가 필요하며, 테스트에 비용이 든다.
또한, 최근의 SDRAM 에서는, 100 MHz 이상의 주파수로 동작하는 것도 있으며, 이러한 경우에는, 웨이퍼 상태에서의 시험 등과 같이, 고주파의 신호를 입력하는 것 자체가 곤란한 경우도 있다. 즉, 예를 들어 웨이퍼 시험에 있어서의 프로브침의 용량이나 장치 패드와의 접촉 저항을 고려하면, 장치에 입력되는 신호 파형이 무디어지기 때문에, 고주파의 신호를 입력한 시험은 곤란하다. 그리고, 실제, 고주파로 동작하는 장치라도, 웨이퍼 시험에서는, 비교적 저주파의 신호 입력으로 시험하는 것이 일반적이다.
위에서 설명한 SDRAM 에서의 라이트 명령 입력의 다음 사이클에서 사전 충전명령이 입력되는 경우와 같이, 외부 입력되는 클록 사이클에 따르는 타이밍의 시험을 저주파의 시험장치에서, 또는, 웨이퍼 시험과 같이 고주파에서의 시험이 곤란한 경우에 행할 수 없는 문제점이 있다.
따라서, 본 발명은 위의 문제점을 감안하여 이루어진 것으로, 그 목적은, 동기식 반도체 기억장치에 있어서, 저주파수의 테스트 장치를 사용하는 경우, 또는 고주파에서의 테스트가 곤란한 경우에 있어서도, 연속적으로 명령 입력을 필요로하는 시험을, 원하는 고주파수로 행한 것과 동등하게 시험할 수 있는 반도체 기억장치를 제공하는 것에 있다.
제1도는 본 발명의 제 1 실시예의 회로 구성을 나타내는 도면.
제2도는 본 발명의 제 2 실시예의 회로 구성을 나타내는 도면.
제3도는 본 발명의 제 3 실시예의 회로 구성을 나타내는 도면.
제4도는 본 발명의 제 1 실시예의 동작을 나타내는 파형도.
제5도는 본 발명의 제 2 실시예의 동작을 나타내는 파형도.
제6도는 본 발명의 제 3 실시예의 동작을 나타내는 파형도.
제7도는 종래 기술의 일례를 나타내는 회로도.
제8도는 SDRAM의 전체 구성을 나타내는 회로 블록도.
제9도는 종래 회로의 동작을 나타내는 파형도.
* 도면의 주요부분에 대한 부호의 설명
11, 31, 51, 71 : 액티브 명령에 대응하는 내부 명령 신호
12, 32, 52, 72 : 사전 충전 명령에 대응하는 내부 명령 신호
21, 41, 61, 81, 102 : 명령 디코더
22, 42, 62, 82 : 행 어드레스계 제어 신호 발생 회로
23 : 저항
24, 25, 44, 45, 64, 65, 84, 85 : NOR
26, 27, 28, 29, 46, 47, 48, 49, 66, 67, 69, 86, 87 : 인버터
43, 68 : NAND 63 : 지연 회로
101 : 클록 신호 발생 회로 103 : 모드 레지스터
104 : 행 어드레스 버퍼 105 : 열 어드레스 버퍼
106 : 제어 회로 107 : 메모리 셀
108 : 행 디코더 109 : 입출력 버퍼
110 : 센스 증폭기 111 : 열 디코더
112 : 데이터 제어 회로 113 : 래치 회로
상기 목적을 달성하는 본 발명의 동기식 반도체 기억장치는, 통상 외부 입력되는 클록 신호에 동기하여 발생하는 내부 명령 신호를, 외부 입력되는 클록 신호에 비동기로, 통상 동작과 동등한 제어를 하는, 의사 내부 명령 신호를 발생시키는 수단을 구비하는 것을 특징으로 한다.
본 발명에 있어서는, 상기 의사 내부 명령 신호를, 비 본딩 패드로의 입력신호에 의해 발생시키는 것을 특징으로 한다.
본 발명에 있어서는, 상기 의사 내부 명령 신호를, 외부 입력되는 비동기 신호에 의해 발생시키도록 할 수도 있다.
본 발명에 있어서는, 상기 의사 내부 명령 신호를, 내부 제어 신호로부터 발생하는 테스트 회로를 구비한 것을 특징으로 한다.
본 발명의 실시의 형태에 대해서 아래에 설명한다. 본 발명의 동기식 반도체 장치는 그 바람직한 실시예에 있어서, 외부 입력되는 클록 신호에 비동기로 의사 내부 명령 신호를 발생하는 수단을 구비하고 있다.
본 발명의 실시예에 있어서는, 상기 의사 내부 명령 발생 수단으로서, 비 본딩 패드로부터 입력되는 신호(제1도의 14)에 의해 의사 내부 명령 신호(제1도의 15)를 발생시킨다.
또한 본 발명의 다른 실시예에 있어서는, 상기 의사 내부 명령 발생 수단으로서, 테스트 모드 신호(제2도의 34)에 의해, 통상 사용하는 입력 단자로부터의 입력 신호를 명령 디코더 등의 클록 신호에 동기하여 신호 출력하는 회로를 통하지 않고, 클록 신호에 비동기에서 내부 제어 회로에 입력하여, 의사 내부 명령 신호(제2도의 36)로 하는 것이 가능한 회로를 구비하고 있다.
본 발명의 또 다른 실시예에 있어서는, 어떤 명령 입력으로부터 발생한 내부제어 신호(제3도의 55)에 의해, 다른 명령의 내부 명령 신호(도 3의 56)를 발생시키는 회로를 구비하고 있다.
이와 같이, 본 발명의 실시예에 있어서는, 외부 입력되는 클록 신호에 비동기로, 외부 입력되는 클록 신호에 동기하여 명령 디코더로부터 출력되는 내부 명령신호와 동등한 의사 내부 명령 신호를 발생시키는 회로를 구비하며, 외부 입력되는 클록 신호에 관계없이 내부 동작시킴으로써, 고주파수로 명령 입력되었을 때와 같은 조건에서의 시험을 가능하게 한다
[실시예]
상기한 본 발명의 실시의 형태에 대해서 더욱 상세히 설명하는, 본 발명의 실시예를 도면을 참조하여 아래에 설명한다.
제1도는 본 발명의 제 1 실시예를 나타내는 회로도로서, 행 어드레스계 제어신호 발생 회로의 일부를 나타내는 도면이다. 제1도에 있어서, 명령 디코더(21)는 제8도의 명령 디코더(102)에 상당하고, 제어 신호 발생 회로(22)는, 제8도의 제어회어로(106)에 내장되는 행 어드레스계 제어 신호 회로이다.
행 어드레스계 제어 신호 발생 회로(22)는, 명령 디코더(21)로부터의 신호(11)가 하이 레벨이 됨에 따라 세트되며, 명령 디코더(21)로부터의 신호(12) 또는 인버터(29)의 출력 신호(15)가 하이 레벨이 됨에 따라서 리세트되는 플립 플롭 회로이고, 세트 상태에 있어서는, 행 어드레스계 제어 신호(13)가 로우 레벨이 되어 활성화하는 회로 구성으로 되어 있다(행 어드레스계 제어신호(13)는 로우 액티브신호). 더욱 상세하게는, 행 어드레스계 제어 신호 발생 회로(22)는, 입력과 출력이 서로 교차 접속된 2개의 NOR 게이트(24,25)를 구비하며, NOR 게이트(24)의 출력은 2단의 인버터(26,27)를 통하여 행 어드레스계 제어신호(13)로서 출력되며, NOR 게이트(24)는 신호(11) 및 NOR 게이트(25)의 출력을 입력하는 2입력 NOR, NOR 게이트(25)는 신호(12)와 신호(15)와 NOR 게이트(24)의 출력을 입력으로 하는 3입력 NOR 게이트로서 구성되어 있다.
신호(14)는 조립시에 본딩되지 않는 패드의 입력 신호로서, 저항치가 매우 높은 저항 소자(23)로 접지되어 있다.
신호(14)는 버퍼링용의 인버터(28,29)를 통하여 신호(15)로서 출력되며, 행어드레스계 제어 신호 회로(22)에 입력된다.
제4도는 제1도에 도시된 본 발명의 제 1 실시예의 동작을 설명하는 타이밍도이다.
통상, 외부 입력되는 신호(14)는, 로우 레벨로 해둔다.
클록 신호(CLK) 상승 시에 있어서, RAS 바, CS 바가 로우 레벨, CAS 바, WE 바이 하이 레벨일 때 액티브 명령이 된다(제4도의 ACT 참조). 이 때, 명령 디코더(21)는 액티브 명령이 입력된 것을 나타내는 내부 명령 신호(11)가 1사이클 동안하이 레벨이 되도록 출력한다.
내부 명령 신호(11)가 하이 레벨이 되면, 행 어드레스계 제어신호(13)는 로우 레벨이 되고, 내부 명령 신호(11)가 로우 레벨이 되더라도, 행 어드레스계 제어신호(13)는 로우 레벨인 상태로 있다.
행 어드레스계 제어신호(13)가 활성화되고 있는 상태에서, 신호(14)를 하이 레벨로 하면, 신호(15)가 하이 레벨이 되어, 행 어드레스계 제어신호(13)는 하이 레벨이로 되어, 비활성화 상태가 된다.
신호(14)는, 직접 패드로부터 입력되는 신호이며, 외부 입력되는 클록 신호와는, 비동기로, 신호 레벨을 변화시킬 수 있다. 즉, 신호(14)는 임의의 시간에, 로우 레벨로부터 하이 레벨로 할 수 있다.
따라서, 제4도에서의 클록 사이클(t18)에 관계없이, 라이트 명령 입력(제4도의 WRITE 참조)으로부터 행 어드레스계 제어신호가 하이 레벨이 되기까지의 시간(t19)을 임의의 시간으로서 설정할 수 있다.
예를 들면, 100MHz에서 동작하는 장치에 대해서 생각하면, 클록 사이클 10ns이고, 라이트 명령 입력으로부터, 사전 충전 명령 입력까지의 최소 시간은, 일반적으로 클록 사이클과 동일한 10ns이다.
그러나, 외부 입력되는 클록 신호의 주파수에 제한이 있어, 가령 50MHz의 신호 입력밖에 할 수 없는 경우를 생각하면, 클롤_사이클은 20ns가 된다. 이 경우, 라이트 명령 입력으로부터 행 어드레스계 제어신호의 비활성화까지의 시간은, 종래의 회로에서는, 제9도의 t78이 20ns가 되며,
t79 = t78 + t77 = 20ns + t77 이 된다.
따라서, 본 실시예에서는, 제4도의 t19는, 클록 사이클(t18)에 의존하지 않기 때문에, 어떠한 시간에나 설정할 수 있다.
이것 때문에, 제9도에 있어서, t78 = 10ns로 하였을 때의 t79의 시간과, 제4도에 있어서의 t19의 시간이 동일하게 되도록, 신호(14)를 입력하면, 외부 입력되는 클록 주파수에 관계없이, 라이트 명령 입력으로부터 행 어드레스계 제어신호 비활성화까지의 시간을, 클록 주파수가 100MHz에서 동작할 때와 동등한 시험을 할 수 있다.
다음에, 본 발명의 제 2 실시예에 대해서, 제2도 및 제5도를 참조하여 설명한다.
제2도는 본 발명의 제 2 실시예의 회로 구성을 나타내는 도면이고, 행 어드레스계 제어 신호 발생 회로의 일부를 나타내는 도면이다. 제2도에서, 명령 디코더(41)는, 제5도의 명령 디코더(102)에 상당하며, 제어 신호 발생 회로(42)는, 제5도의 제어회로(106)에 내장되는 행 어드레스계 제어 신호 회로이다, 행 어드레스계 제어 신호 발생 회로(42)는, 신호(31)가 하이 레벨이 됨에 따라 세트되며, 신호(32), 또는 신호(36)가 하이 레벨이 됨에 따라서 리세트되는 플립 플롭 회로이고, 세트상태에 있어서는, 행 어드레스계 제어신호(33)가 로우 레벨이 되어 활성화되는 회로 구성으로 되어 있다.
신호(34)는 테스트 모드 신호로서, 테스트 모드에 입력되어 있을 때 하이 레벨이 되는 신호이다.
신호(35)는 라이트 동작 제어 신호로, 라이트 조작 기간중 하이 레벨이 되는 신호이다. 신호(34), 신호(35), 및의 인버터(48)에 의한 반전 신호는, 3입력 NAND 게이트(43)에 입력되어, 그 출력은 인버터(49)를 통하여 반전되어 신호(36)로서 행 어드레스계 제어 신호 발생 회로(42)에 입력된다.
본 실시예에 있어서, 의사적으로 내부 사전 충전 명령을 발생시키는 모드로하는 경우에는, 테스트 신호(34)를 하이 레벨로 둔다.
제5도는 본 발명의 제 2 실시예의 동작을 설명하는 타이밍도이다.
클록 신호 CLK의 상승시에 있어서, RAS바, CS바가 로우 레벨, CAS바, WE시에 액티브 명령으로 이루어진다. 이때, 명령 디코더(41)는, 액티브 명령이 입력된 것을 나타내는 내부 명령 신호(31)가 1사이클 사이의 하이 레벨로 이루어지도록 출력한다. 내부 명령 신호(31)가 하이 레벨로 되면, 행 어드레스계 제어 신호(33)는 로우 레벨로 되며, 내부 명령 신호(31)가 로우 레벨로 되어도, 행 어드레스계 제어신호(33)는 로우 레벨 그대로이다.
라이트 명령을 입력하면, 라이트 동작 제어 신호(35)가 하이 레벨로 되며, 라이트 동작이 종료할 때까지 하이 레벨을 유지한다.
행 어드레스계 제어 신호(33)가 활성화하고 있는 상태에서, RAS바를 로우 레벨로 하면 신호(36)가 하이 레벨로 이루어지며, 행 어드레스계 제어 신호는 하이레벨로 되어 비활성화 상태가 된다.
즉, 본 실시예의 회로 구성에 있어서는, 테스트 모드 신호(34)와 라이트 동작 제어 신호(35)를 사용 가능 신호로 하여, RAS바 신호로부터 비동기로 내부 사전충전 명령 신호를 발생시키도록 한 것이다.
RAS바 신호는 통상의 명령 입력에도 영항을 주기 때문에, 본 실시예에 있어서는, 제5도의 라이트 명령 입력 사이클의 CLK 신호의 상승 에지에 대한 보류 시간중에는 하이 레벨을 유지하지 않으면 안되지만, 그 후에는, 임의의 시간에 로우 레벨로 할 수 있기 때문에, 상기 제 1 실시예와 마찬가지로, 외부 입력 클록 사이클의 주파수에 관계없이, 제5도에서의 라이트 명령 입력으로부터 행 어드레스계 제어신호 비활성화까지의 시간(t39)을 임의로 설정할 수 있고, 외부 입력되는 클록 신호가 고주파인 때와 동등한 시험을 할 수 있다.
다음에, 본 발명의 제 3 실시예에 대해서 제3도 및 제6도를 참조하여 설명한다.
제3도는, 본 발명의 제 3 실시예를 나타내는 회로도로서, 행 어드레스계 제어신호 발생 회로의 일부이다. 제3도에 있어서, 명령 디코더(61)는, 제8도의 명령 디코더(102)에 상당하며, 제어 신호 발생 회로(62)는, 제8도의 제어 회로(106)에 내장되는 행 어드레스계 제어 신호 회로이다. 행 어드레스계 제어 신호 발생 회로(62)는 신호(51)가 하이 레벨로 이루어짐에 따라 세트되며, 신호(52), 또는 신호(56)가 하이 레벨로 이루어짐에 따라서 리세트되는 플립플롭 회로에서, 세트 상태에서는 행 어드레스계 제어 신호(53)가 로우 레벨로 되어 활성화하는 회로 구성으로 되어있다.
신호(54)는, 테스트 모드 신호로, 테스트 모드에 입력하고 있을 때에 하이 레벨로 되는 신호이다.
신호(55)는, 라이트 동작 제어 신호로, 라이트 동작 기간중 하이 레벨로 되는 신호이다. 라이트 동작 제어 신호(55)는 지연 회로(63)에 입력되며, 지연 회로(63)의 출력 신호는 NAND 게이트(68), 인버터(69)를 지나서 신호(56)로 되는 구성으로 이루어져 있다.
본 실시예에 있어서, 의사적으로, 내부 사전 충전 명령을 발생시키는 모드로 하는 경우에는, 테스트 모드 신호(54)를 하이 레벨로 둔다.
제6도는, 본 발명의 제 3 실시예의 동작을 설명하는 타이밍도이다.
클록 신호 CLK의 상승시에 RAS바, CS바가 로우 레벨, CAS바, WE시에 액티브 명령으로 된다. 이때, 명령 디코더(61)는, 액티브 명령이 입력된 것을 나타내는 내부 명령 신호(51)가 1사이클 사이의 하이 레벨이 되도록 출력한다. 내부 명령신호(51)가 하이 레벨이 되면, 행 어드레스계 제어 신호(53)는 로우 레벨로 이루어지며, 내부 명령 신호(51)가 로우 레벨로 되어도, 행 어드레스계 제어 신호(53)는 로우 레벨 그대로이다.
라이트 명령을 입력하면, 라이트 동작 제어 신호(55)가 하이 레벨로 되어, 라이트 동작이 종료할 때까지 하이 레벨을 유지한다.
행 어드레스계 제어 신호(53)가 활성화하고 있는 상태에서, 라이트 명령을 입력하여 라이트 동작 제어 신호(55)가 하이 레벨로 되면, 일정 시간후, 신호(56)가 하이 레벨로 되며, 행 어드레스계 제어 신호(53)는 하이 레벨로 되어 비활성화 상태가 된다.
즉, 본 실시예의 회로 구성에 있어서는, 테스트 모드 신호(54)를 사용 가능신호로 하여, 라이트 동작 제어 신호(55)의 지연 신호에 의해서 내부 사전 충전 명령 신호를 발생시키도록 한 것이다.
지연 회로(63)의 신호 지연 시간은, 설계시 임의로 결정할 수 있기 때문에, 제9도에 있어서 t78을 원하는 고주파시의 클록 사이클 시간으로 설정하였을 때의 t79와 같은 시간에, 제6도에 있어서의 라이트 명령 입력으로부터 행 어드레스계 제어 신호를 비활성화하기까지의 시간(t59)을 설정할 수 있으며, 클록 사이클(t58)에 관계없이, 외부 입력되는 플록 신호가 고주파일 때와 동등한 시험을 할 수 있다.
또, 상기 제 2, 제 3 실시예에 있어서는, 상기 제 1 실시예와 다르고, 테스트 전용이 특별한 패드를 설치할 필요가 없으며, 또한, 조립후에도 시험할 수 있다고 하는 이점을 갖고 있다.
또한, 상기 실시예로서는, 사전 충전 명령에 대한, 의사 내부 명령 신호를 발생시키는 예를 설명하였지만, 마찬가지로 다른 명령에 대해서도, 클록 신호에 비동기인 내부 명령 신호를 발생시키는 회로의 작성이 가능한 것은, 물론이다.
상기 각 실시예에 의하면, 내부 명령 신호를 외부 입력되는 클록 신호에 비동기로 발생시키는 회로를 구비함으로써, 동기식 반도체 기억장치에 있어서, 저주파수의 테스트 장치를 사용하는 경우, 또는 고주파에서의 테스트가 곤란한 경우에 있어서, 연속하여 명령 입력을 필요로 하는 시험을, 원하는 고주파 시험으로 행한 때와 동등한 시험을 할 수 있다.
그리고, 라이트 명령 입력으로부터 사전 충전 명령 입력까지의 시간을 최소로 하였을 때에 발생하는 부적합함의 하나로서, 메모리 셀의 기입 레벨 부족에 의한 불량이 있으며, 이러한 불량은 메모리 셀부의 접촉 저항이 큰 것에 의한 발생이 많고 비트성이 불량하지만, 상기한 본 실시예에 있어서는, 고주파에서의 시험이 곤란한 웨이퍼 시험으로 이러한 불량을 검지 할 수 있기 때문에, 예비 회로로 전환하는 것에 의해 수율을 향상시킬 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 내부 명령 신호를 외부 입력되는 클록 신호에 비동기로 발생시키는 회로를 구비하는 것에 의해, 동기식 반도체 기억 장치에서, 저주파수의 테스트 장치를 사용하는 경우, 또는 고주파에서의 테스트가 곤란한 경우에 있어서, 연속하여 명령 입력을 필요로 하는 시험을, 원하는 고주파 시험으로 행하였을 때와 동등한 시험을 할 수 있다고 하는 효과를 갖는다.
또한, 라이트 명령 입력으로부터 사전 충전 명령 입력까지의 시간을 최소로 하였을 때에 발생하는 부적합함의 하나로서, 메모리 셀의 기입 레벨 부족에 의한 불량이 있으며, 이러한 불량은 메모리 셀부의 접촉 저항이 큰 것에 의한 발생이 많고 비트성이 불량하지만, 본 발명에 의하면, 고주파에서의 시험이 곤란한 웨이퍼 시험으로 이러한 불량을 검지 할 수 있기 때문에, 예비 회로로 전환하는 것에 의해 제품 비율을 향상시킬 수 있는 효과가 있다.
Claims (9)
- 외부 입력되는 클록 신호에 동기하여 동작하는 동기식 반도체 기억장치에 있어서, 상기 클록 신호의 에지에서 수신된 제어 신호를 디코딩하고, 내부 명령 신호를 출력하는 명령 디코더와, 상기 내부 명령 신호 출력을 입력하고, 행 어드레스계 제어 신호를 발생하는 행 어드레스계 제어 신호 발생 회로와, 상기 행 어드레스계 제어 신호 발생 회로에 대하여, 상기 클록 신호와는 비동기로 의사 내부 명령 신호를 공급하는 의사 내부 명령 신호 발생 회로를 구비하는, 상기 의사 내부 명령 신호를 받아서 상기 행 어드레스계 제어 신호 발생 회로는 상기 클록 신호와 비동기로 행 어드레스계 제어 신호를 출력하고, 이 제어 신호에 의해 상기 플록 신호의 주파수에 관계없이 내부 동작하도록 설정가능한 것을 특징으로 하는 동기식 반도체 기억장치.
- 제1항에 있어서, 상기 어드레스계 제어 신호 발생 회로가 출력하는 상기 행 어드레스계 제어 신호는 제 1 내부 명령 신호에 응답하여 활성화 상태로 되고, 그 후 입력되는 제 2 내부 명령 신호에 응답하여 비활성화 상태로 되는 신호이며, 상기 제 2 내부 명령 신호보다도 먼저 상기 의사 내부 명령 신호가 입력되어 상기 행 어드레스계 제어 신호가 비활성화됨으로써 상기 동작하는 것을 특징으로 하는 동기식 반도체 기억장치.
- 제1항 또는 제2항에 있어서, 상기 행 어드레스계 제어 신호 발생 회로는 상기 제 1 내부 명령 신호로 세트되고, 상기 제 2 내부 명령 신호 또는 상기 의사 내부 명령 신호로 리세트되는 플립플롭 회로인 것을 특징으로 하는 동기식 반도체 기억 장치.
- 제1항 또는 제2항에 있어서, 상기 의사 내부 명령 신호 발생 회로는 상기 의사 내부 명령 신호를, 외부 입력되는 비동기 신호에 의해 발생시키는 것을 특징으로 하는 동기식 반도체 기억장치.
- 제4항에 있어서, 상기 의사 내부 명령 발생 회로는 입력 단자가 저항으로 접지되는 버퍼 회로로 이루어지는 것을 특징으로 하는 동기식 반도체 기억장치.
- 제4항에 있어서, 상기 외부 입력되는 비동기 신호는 비(非) 본딩 패드부터 입력되는 것을 특징으로 하는 동기식 반도체 기억장치.
- 제1항 또는 제2항에 있어서, 상기 의사 내부 명령 신호가 의사 내부 사전 충전 명령 신호이며, 상기 의사 내부 명령 발생 회로는 라이트(write) 명령의 입력으로 발생된 라이트 동작 제어 신호를 지연시키는 신호로부터 상기 의사 내부사전 충전 명령 신호를 발생하는 것을 특징으로 하는 동기식 반도체 기억장치.
- 제7항에 있어서, 상기 의사 내부명령 신호 발생 회로는 상기 라이트 동작 제어 신호를 지연시키는 지연 회로와, 이 지연 회로의 출력 신호와, 테스트 모드신호의 논리 적(積)을 상기 의사 내부 사전 충전 명령 신호로서 출력하는 논리 적 회로를 갖는 것을 특징으로 하는 동기식 반도체 기억장치.
- 제1항 또는 제2항에 있어서, 상기 의사 내부 명령 신호는 의사 내부 사전 충전 명령 신호이며, 상기 의사 내부 명령 신호 발생 회로는 테스트 모드 신호와, 라이트 명령의 입력으로 발생된 라이트 동작 제어 신호와, RAS 신호와의 논리적을 상기 의사 내부 사전 충전 명령 신호로서 출력하는 논리 적 회로를 갖는 것을 특징으로 하는 동기식 반도체 기억장치.
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