KR100532388B1 - 직렬 출력 비교기를 갖는 메모리 집적회로 - Google Patents

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Abstract

본 발명은 직렬 출력 비교기를 갖는 메모리 집적 회로에 관한 것으로서, 고주파수의 내부 데이터를 입력하고 내부 클럭 신호에 응답하여 상기 내부 데이터를 출력하는 데이터 전송 수단과, 각각 상기 데이터 전송 수단으로부터 출력되는 내부 데이터를 입력하고 제어 신호에 응답하여 입력되는 내부 데이터를 출력하는 다수개의 스위칭 수단들과, 상기 다수개의 스위칭 수단들로부터 출력되는 내부 데이터를 각각 입력하여 보존하는 다수개의 데이터 보존 수단들, 및 상기 데이터 전송 수단으로부터 출력되는 내부 데이터와 상기 다수개의 데이터 보존 수단들로부터 출력되는 내부 데이터를 입력하고 이들을 비교하는 비교 수단을 구비함으로써 저주파 테스트 장비를 이용하여 고주파로 동작하는 메모리 집적 회로를 테스트할 수 있다.

Description

직렬 출력 비교기를 갖는 메모리 집적 회로{Memory integrated circuit having serial output comparator}
본 발명은 메모리 집적 회로에 관한 것으로서, 특히 출력단의 직렬 출력 비교기에 관한 것이다.
디램(DRAM) 집적 회로가 저주파로 동작할 때는 디램 집적 회로에서 외부로 출력되는 데이터를 저주파의 테스트 장비로 테스트하였다. 점차 디램 집적 회로가 고집적화, 고속화됨에 따라 테스트 시간과 예상 비용을 감소시키고 디램 집적 회로가 패키징(packaging)된 후의 테스트 수율을 개선하기 위해서 디램 집적 회로를 고주파로 테스트해야만 하는 필요성이 대두되었다.
도 1은 종래의 동기식 디램 집적 회로의 출력단의 회로도이다. 도 1을 참조하면, 종래의 동기식 디램 집적 회로의 출력단은 내부 클럭 신호(PCLK)에 의해 제어되어 내부에서 발생된 데이터(DI)를 출력 데이터(DOUT)로써 출력하는 전송 게이트(101)를 구비한다.
도 2는 종래의 더블 데이터 레이트 동기식 디램 집적 회로의 출력단의 회로도이다. 도 2를 참조하면, 종래의 더블 데이터 레이트 동기식 디램 집적 회로의 출력단은 내부 데이터(DOi_F, DOi_S)를 입력하고 출력 데이터(DOUT)를 출력하며, 전송 게이트들(201,211,231)과 래취(latch)들(221,241)을 구비한다. 내부 데이터(DOi_F, DOi_S)는 종래의 더블 데이터 레이트 동기식 디램 집적 회로를 동기시키는 내부 클럭 신호(PCLK)의 상승 에지(rising edge)와 하강 에지(falling edge)에 각각 동기되어 발생된다.
전송 게이트(201)는 데이터(DOi_F)를 입력하고 제1 클럭 신호(CLKDQ1)에 의해 제어되어 데이터(DOi_F)를 반전시켜서 출력한다. 즉, 전송 게이트(201)는 데이터(DOi_F)를 입력하고 제1 클럭 신호(CLKDQ1)가 논리 하이(logic high)로써 액티브(active)되면 턴온(turn-on)되어 데이터(DOi_F)를 반전시켜서 출력하고, 제1 클럭 신호(CLKDQ1)가 논리 로우(logic low)로써 인액티브(inactive)되면 턴오프(turn-off)되어 데이터(DOi_F)를 출력하지 않는다.
전송 게이트(211)는 데이터(DOi_S)를 입력하고 제1 클럭 신호(CLKDQ1)에 의해 제어되어 데이터(DOi_S)를 반전시켜서 출력한다. 즉, 전송 게이트(211)는 데이터(DOi_S)를 입력하고 제1 클럭 신호(CLKDQ1)가 논리 하이로써 액티브되면 턴온되어 데이터(DOi_S)를 반전시켜서 출력하고, 제1 클럭 신호(CLKDQ1)가 논리 로우로써 인액티브되면 턴오프되어 데이터(DOi_S)를 출력하지 않는다.
래취(221)는 전송 게이트(211)로부터 출력되는 데이터(DOi_S)를 다른 데이터가 입력될 때까지 보존한다.
전송 게이트(231)는 래취(221)에 보존되어있는 데이터(DOi_S)를 입력하고 제2 클럭 신호(CLKDQ2)에 의해 제어되어 데이터(DOi_S)를 출력한다. 즉, 전송 게이트(231)는 래취(221)로부터 출력되는 데이터(DOi_S)를 입력하고 제2 클럭 신호(CLKDQ2)가 논리 하이로써 액티브되면 턴온되어 데이터(DOi_S)를 출력하고, 제2 클럭 신호(CLKDQ2)가 논리 로우로써 인액티브되면 턴오프되어 데이터(DOi_S)를 출력하지 않는다.
래취(241)는 전송 게이트들(201,231)로부터 각각 출력되는 데이터(DOi_F) 또는 데이터(DOi_S)를 보존하고 또한 출력 데이터(DOUT)로써 출력한다.
도 1 및 도 2에 도시된 회로를 통하여 내부 데이터(DOi-F, DOi_S)를 출력할 경우, 현재의 저주파 테스트 장비로는 테스트 장비의 속도 제한으로 인하여 실제 시장에서 사용되는 조건대로 디램 집적 회로를 적절하게 테스트하지 못한다. 따라서, 웨이퍼 레벨에서 스크린(screen)되거나 복구가 필요한 디램 집적 회로 칩을 저주파의 테스트 장비로 전기적 다이 소트(EDS; Electric Die Sort) 테스트를 진행하여 패키징하게 되면 패키지 제작 및 패키지 테스트 낭비라는 문제가 발생한다. 또, 고주파로 동작하는 디램 집적 회로에서 출력되는 데이터를 테스트하기 위해서는 테스트 장비를 다수개 연결하거나 또는 테스트 프로브(probe)를 다수개 연결하여 테스트를 수행하여야 하므로 단위시간당 테스트할 수 있는 디램 집적 회로 칩의 수가 감소되어 양산할 수 있는 수량이 줄어드는 결과를 초래하여 시장 대응 능력이 저하되며 생산 원가를 높이는 결과를 초래한다.
본 발명이 이루고자하는 기술적 과제는 저주파 테스트 장비로 테스트되는 고주파 메모리 집적 회로를 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명은, 내부 데이터를 입력하고 제어 신호에 응답하여 상기 내부 데이터를 출력하는 다수개의 스위칭 수단들, 상기 다수개의 스위칭 수단들의 출력들을 각각 입력하여 보존하는 다수개의 데이터 보존 수단들, 및 상기 내부 데이터와 상기 데이터 보존 수단들의 출력을 비교하는 비교 수단을 구비하는 것을 특징으로 하는 메모리 집적 회로를 제공한다.
바람직하기는, 상기 내부 데이터를 내부 클럭 신호에 응답하여 상기 다수개의 스위칭 수단들로 전송하는 데이터 전송 수단과, 상기 비교기의 출력을 테스트 제어 신호에 응답하여 출력하는 다른 데이터 전송 수단을 더 구비한다. 또한, 상기 테스트 제어 신호는 모드 레지스터 셋 테이블에 의하여 결정되거나 또는 외부에서 입력된다.
바람직하기는 또한, 상기 다수개의 스위칭 수단들은 각각 전송 게이트들을 구비하고, 상기 다수개의 데이터 보존 수단들은 각각 래취를 구비하며, 상기 비교 수단은 부정 논리곱 게이트이고, 상기 메모리 집적 회로는 동기식 디램 집적 회로이다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한, 제1 내부 데이터를 입력하고 제1 클럭 신호에 응답하여 상기 제1 내부 데이터를 출력하는 제1 스위칭 수단, 제2 내부 데이터를 입력하고 상기 제1 클럭 신호에 응답하여 상기 제2 내부 데이터를 출력하는 제2 스위칭 수단, 상기 제2 스위칭 수단의 출력을 입력하여 보존하는 데이터 보존 수단, 상기 데이터 보존 수단의 출력을 입력하고 제2 클럭 신호에 응답하여 상기 데이터 보존 수단의 출력을 출력하는 제3 스위칭 수단, 상기 제1 및 제2 내부 데이터를 비교하는 비교 수단, 상기 비교 수단의 출력을 입력하고 테스트 제어 신호에 응답하여 상기 비교 수단의 출력을 출력하는 제4 스위칭 수단, 및 상기 제1, 제3 및 제4 스위칭 수단의 출력들을 입력하여 보존 및 출력하는 다른 데이터 보존 수단을 구비하는 것을 특징으로 하는 메모리 집적 회로를 제공한다.
바람직하기는, 상기 제1 내지 제4 스위칭 수단들은 각각 전송 게이트이고, 상기 제1 및 제2 데이터 보존 수단들은 각각 래취이며, 상기 메모리 집적 회로는 램버스(Rambus) 디램과 더블 데이터 레이트 동기식 디램 집적 회로 중 하나이다.
바람직하기는 또한, 상기 비교 수단은 논리곱 게이트이며, 상기 논리곱 게이트는 상기 제1 및 제2 내부 데이터를 입력하는 낸드 게이트(NAND Gate), 및 상기 낸드 게이트의 출력을 반전시키는 인버터로 구성한다.
상기 본 발명에 의하여 저주파 테스트 장비로 고주파 메모리 집적 회로를 테스트할 수 있다.
이하, 첨부된 도면들을 통하여 본 발명의 실시예들을 보다 상세히 설명하기로 한다.
도 3은 본 발명의 제1 실시예에 따른 메모리 집적 회로의 직렬 출력 비교기의 회로도이다. 도 3을 참조하면, 본 발명의 제1 실시예에 따른 메모리 집적 회로의 직렬 출력 비교기는 데이터 전송 수단들(311,351), 다수개의 스위칭 수단들(321), 다수개의 데이터 보존 수단들(331) 및 비교 수단(341)을 구비한다.
데이터 전송 수단(311)은 메모리 집적 회로의 내부에서 발생하는 내부 데이터(DI)를 입력하고 내부 클럭 신호(PCLK)에 응답하여 상기 내부 데이터(DI)를 출력한다. 즉, 데이터 전송 수단(311)은 내부 클럭 신호(PCLK)가 논리 하이로써 액티브되면 턴온되어 입력되는 내부 데이터(DI)를 출력하고, 내부 클럭 신호(PCLK)가 논리 로우로써 인액티브되면 턴오프되어 입력되는 내부 데이터(DI)를 출력하지 않는다. 데이터 전송 수단(311)은 전송 게이트로 구성한다.
다수개의 스위칭 수단들(321)은 각각 데이터 전송 수단(311)으로부터 출력되는 내부 데이터(DI)를 입력하고 제어 신호(CNi)에 응답하여 상기 내부 데이터(DI)를 출력한다. 즉, 다수개의 스위칭 수단들(321)은 각각 제어 신호(CNi)가 논리 하이로써 액티브되면 턴온되어 입력되는 내부 데이터(DI)를 출력하고, 제어 신호(CNi)가 논리 로우로써 인액티브되면 턴오프되어 입력되는 내부 데이터(DI)를 출력하지 않는다. 다수개의 스위칭 수단들(321)은 각각 전송 게이트로 구성한다. 제어 신호(CNi)는 카운트 신호이다.
다수개의 데이터 보존 수단들(331)은 다수개의 스위칭 수단들(321)의 출력들을 각각 입력하여 보존 및 출력한다.
비교 수단(341)은 데이터 전송 수단(311)으로부터 출력되는 내부 데이터(DI)와 데이터 보존 수단들의 출력들을 비교한다. 비교 수단(341)은 데이터 전송 수단(311)으로부터 출력되는 내부 데이터(DI)와 데이터 보존 수단들의 출력들을 부정 논리곱하는 낸드 게이트로 구성한다. 비교 수단(341)은 데이터 전송 수단(311)으로부터 출력되는 내부 데이터(DI)와 데이터 보존 수단들의 출력들 중 하나라도 논리 로우이면 논리 하이를 출력하고, 데이터 전송 수단(311)으로부터 출력되는 내부 데이터(DI)와 데이터 보존 수단들의 출력들이 모두 논리 하이이면 논리 로우를 출력한다.
데이터 전송 수단(351)은 비교 수단(341)에서 출력되는 데이터를 입력하고 테스트 제어 신호(TI)에 응답하여 상기 데이터를 출력한다. 즉, 데이터 전송 수단(351)은 테스트 제어 신호(TI)가 논리 하이로써 액티브되면 턴온되어 입력되는 데이터를 출력하고, 테스트 제어 신호(TI)가 논리 로우로써 인액티브되면 턴오프되어 입력되는 데이터를 출력하지 않는다. 데이터 전송 수단(351)은 전송 게이트로 구성한다. 테스트 제어 신호(TI)는 모드 레지스터 셋(Mode register Set) 테이블에 의하여 결정되거나 또는 외부에서 입력된다.
도 3에 도시된 내부 데이터의 동작 주파수는 매우 높다. 때문에 저주파 테스트 장비로는 상기 내부 데이터를 그대로 테스트할 수가 없다. 따라서, 도 3에 도시된 바와 같이 내부에서 직렬로 출력되는 데이터(DI)를 데이터 보존 수단들(331)에 각각 래취시킨 다음 비교 수단(341)을 통하여 상기 데이터(DI)를 모두 비교 또는 코딩(coding)하여 그 결과를 저주파 테스트 장비로 테스트함으로써 저주파 테스트 장비를 가지고도 고주파로 동작하는 메모리 집적 회로의 내부 데이터(DI)를 테스트할 수가 있다. 도 3에 도시된 직렬 출력 비교기는 동기식 디램 집적 회로에 적용될 때 그 효과가 특히 크다.
도 4는 본 발명의 제2 실시예에 따른 메모리 집적 회로의 직렬 출력 비교기의 회로도이다. 도 4를 참조하면, 본 발명의 제2 실시예에 따른 메모리 집적 회로의 직렬 출력 비교기는 제1 내지 제4 스위칭 수단들(411,421,441,461), 데이터 보존 수단들(431,471) 및 비교 수단(451)을 구비한다. 상기 직렬 출력 비교기는 내부 데이터(DOi_F, DOi_S)를 입력하고 제1 및 제2 클럭 신호(RCLKDQ1, RCLKDQ2)와 테스트 제어 신호(TI)에 응답하여 출력 데이터(DOUT)를 출력한다. 내부 데이터(DOi_F, DOi_S)는 상기 메모리 집적 회로를 동기시키는 내부 클럭 신호(도시 안됨)의 상승 에지와 하강 에지에 각각 동기되어 발생된다.
제1 스위칭 수단(411)은 데이터(DOi_F)를 입력하고 제1 클럭 신호(RCLKDQ1)에 응답하여 데이터(DOi_F)를 반전시켜서 출력한다. 즉, 제1 스위칭 수단(411)은 데이터(DOi_F)를 입력하고 제1 클럭 신호(RCLKDQ1)가 논리 하이로써 액티브되면 턴온되어 데이터(DOi_F)를 반전시켜서 출력하고, 제1 클럭 신호(RCLKDQ1)가 논리 로우로써 인액티브되면 턴오프되어 데이터(DOi_F)를 출력하지 않는다.
제2 스위칭 수단(421)은 데이터(DOi_S)를 입력하고 제1 클럭 신호(RCLKDQ1)에 응답하여 데이터(DOi_S)를 반전시켜서 출력한다. 즉, 제2 스위칭 수단(421)은 데이터(DOi_S)를 입력하고 제1 클럭 신호(RCLKDQ1)가 논리 하이로써 액티브되면 턴온되어 데이터(DOi_S)를 반전시켜서 출력하고, 제1 클럭 신호(RCLKDQ1)가 논리 로우로써 인액티브되면 턴오프되어 데이터(DOi_S)를 출력하지 않는다.
데이터 보존 수단(431)은 제2 스위칭 수단(421)으로부터 출력되는 데이터(DOi-S)를 다른 데이터가 입력될 때까지 보존 및 출력한다.
제3 스위칭 수단(441)은 데이터 보존 수단(431)으로부터 출력되는 데이터(DOi_S)를 입력하고 제2 클럭 신호(RCLKDQ2)에 응답하여 데이터(DOi_S)를 출력한다. 즉, 제3 스위칭 수단(441)은 데이터 보존 수단(431)으로부터 출력되는 데이터(DOi_S)를 입력하고 제2 클럭 신호(RCLKDQ2)가 논리 하이로써 액티브되면 턴온되어 데이터(DOi_S)를 출력하고, 제2 클럭 신호(RCLKDQ2)가 논리 로우로써 인액티브되면 턴오프되어 데이터(DOi_S)를 출력하지 않는다.
비교 수단(451)은 내부 데이터(DOi_F, DOi_S)를 상호 비교한다. 비교 수단(451)은 내부 데이터(DOi_F, DOi_S)를 논리곱하는 게이트로 구성한다. 비교 수단(461)은 내부 데이터(DOi_F, DOi_S)를 부정 논리곱하는 낸드 게이트(453)와 상기 논리곱 게이트(453)의 출력을 반전시키는 인버터(455)로 구성한다. 낸드 게이트(453)는 내부 데이터(DOi_F, DOi_S) 중 어느 하나라도 논리 로우이면 논리 하이를 출력하고 내부 데이터(DOi_F, DOi_S)가 모두 논리 하이이면 논리 로우를 출력한다. 따라서, 비교 수단(451)은 내부 데이터(DOi_F, DOi_S) 중 어느 하나라도 논리 로우이면 논리 로우를 출력하고 내부 데이터(DOi_F, DOi_S)가 모두 논리 하이이면 논리 하이를 출력한다.
데이터 전송 수단(461)은 비교 수단(451)에서 출력되는 데이터를 입력하고 테스트 제어 신호(TI)에 응답하여 상기 입력되는 데이터를 출력한다. 즉, 데이터 전송 수단(461)은 테스트 제어 신호(TI)가 논리 하이로써 액티브되면 턴온되어 입력되는 데이터를 출력하고, 테스트 제어 신호(TI)가 논리 로우로써 인액티브되면 턴오프되어 입력되는 데이터를 출력하지 않는다. 데이터 전송 수단(461)은 전송 게이트로 구성한다. 테스트 제어 신호(TI)는 모드 레지스터 셋 테이블에 의하여 결정되거나 또는 외부에서 입력된다.
데이터 보존 수단(471)은 제1, 제3 및 제4 스위칭 수단들(411,421,441,461)로부터 각각 출력되는 데이터를 보존하고 또한 출력 데이터(DOUT)로써 출력한다.
상술한 내부 데이터(DOi_F, DOi_S)의 동작 주파수는 매우 높다. 때문에 저주파 테스트 장비로는 상기 내부 데이터(DOi_F, DOi_S)를 그대로 테스트할 수가 없다. 따라서, 도 4에 도시된 비교 수단(451)을 통하여 상기 내부 데이터(DOi_F, DOi_S)를 서로 비교 또는 코딩하여 그 결과를 저주파 테스트 장비로 테스트함으로써 저주파 테스트 장비를 가지고도 고주파로 동작하는 메모리 집적 회로의 내부 데이터(DOi_F, DOi_S)를 테스트할 수가 있다. 도 4에 도시된 직렬 출력 비교기는 더블 데이터 레이트 동기식 디램 집적 회로에 적용될 때 그 효과가 매우 크다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 내부에서 직렬로 출력되는 고속의 데이터를 서로 비교 또는 코딩하여 출력한 것을 테스트함으로써 저주파 테스트 장비로도 고주파 메모리 집적 회로의 데이터를 테스트할 수가 있다.
도 1은 종래의 동기식 디램(DRAM) 집적 회로의 출력단의 회로도.
도 2는 종래의 더블 데이터 레이트(Double Data Rate) 동기식 디램 집적 회로의 출력단의 회로도.
도 3은 본 발명의 제1 실시예에 따른 메모리 집적 회로의 직렬 출력 비교기의 회로도.
도 4는 본 발명의 제2 실시예에 따른 메모리 집적 회로의 직렬 출력 비교기의 회로도.

Claims (14)

  1. 고주파수의 내부 데이터를 입력하고, 내부 클럭 신호에 응답하여 상기 내부 데이터를 출력하는 데이터 전송 수단;
    각각 상기 데이터 전송 수단으로부터 출력되는 내부 데이터를 입력하고, 제어 신호에 응답하여 입력되는 내부 데이터를 출력하는 다수개의 스위칭 수단들;
    상기 다수개의 스위칭 수단들로부터 출력되는 내부 데이터를 각각 입력하여 보존하는 다수개의 데이터 보존 수단들; 및
    상기 데이터 전송 수단으로부터 출력되는 내부 데이터와 상기 다수개의 데이터 보존 수단들로부터 출력되는 내부 데이터를 입력하고 이들을 비교하는 비교 수단을 구비하는 것을 특징으로 하는 메모리 집적 회로.
  2. 제1항에 있어서, 상기 비교기의 출력을 테스트 제어 신호에 응답하여 출력하는 다른 데이터 전송 수단을 더 구비하는 것을 특징으로 하는 메모리 집적 회로.
  3. 제2항에 있어서, 상기 테스트 제어 신호는 모드 레지스터 셋 테이블에 의하여 결정되는 것을 특징으로 하는 메모리 집적 회로.
  4. 제2항에 있어서, 상기 테스트 제어 신호는 외부에서 입력되는 것을 특징으로 하는 메모리 집적 회로.
  5. 제1항에 있어서, 상기 다수개의 스위칭 수단들은 각각 전송 게이트들을 구비하는 것을 특징으로 하는 메모리 집적 회로.
  6. 제1항에 있어서, 상기 다수개의 데이터 보존 수단들은 각각 래취를 구비하는 것을 특징으로 하는 메모리 집적 회로.
  7. 제1항에 있어서, 상기 비교 수단은 부정 논리곱 게이트인 것을 특징으로 하는 메모리 집적 회로.
  8. 제1항에 있어서, 상기 메모리 집적 회로는 동기식 디램 집적 회로인 것을 특징으로 하는 메모리 집적 회로.
  9. 제1 내부 데이터를 입력하고 제1 클럭 신호에 응답하여 상기 제1 내부 데이터를 출력하는 제1 스위칭 수단;
    제2 내부 데이터를 입력하고 상기 제1 클럭 신호에 응답하여 상기 제2 내부 데이터를 출력하는 제2 스위칭 수단;
    상기 제2 스위칭 수단의 출력을 입력하여 보존하는 데이터 보존 수단;
    상기 데이터 보존 수단의 출력을 입력하고 제2 클럭 신호에 응답하여 상기 데이터 보존 수단의 출력을 출력하는 제3 스위칭 수단;
    상기 제1 및 제2 내부 데이터를 비교하는 비교 수단;
    상기 비교 수단의 출력을 입력하고 테스트 제어 신호에 응답하여 상기 비교 수단의 출력을 출력하는 제4 스위칭 수단; 및
    상기 제1, 제3 및 제4 스위칭 수단의 출력들을 입력하여 보존 및 출력하는 다른 데이터 보존 수단을 구비하는 것을 특징으로 하는 메모리 집적 회로.
  10. 제9항에 있어서, 상기 제1 내지 제4 스위칭 수단들은 각각 전송 게이트인 것을 특징으로 하는 메모리 집적 회로.
  11. 제9항에 있어서, 상기 제1 및 제2 데이터 보존 수단들은 각각 래취인 것을 특징으로 하는 메모리 집적 회로.
  12. 제9항에 있어서, 상기 비교 수단은 논리곱 게이트인 것을 특징으로 하는 메모리 집적 회로.
  13. 제12항에 있어서, 상기 논리곱 게이트는
    상기 제1 및 제2 내부 데이터를 입력하는 낸드 게이트; 및
    상기 낸드 게이트의 출력을 반전시키는 인버터로 구성하는 것을 특징으로 하는 메모리 집적 회로.
  14. 제9항에 있어서, 상기 메모리 집적 회로는 램버스 디램과 더블 데이터 레이트 동기식 디램 집적 회로 중 하나인 것을 특징으로 하는 메모리 집적 회로.
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