KR0179779B1 - 클럭신호 모델링 회로 - Google Patents

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KR0179779B1
KR0179779B1 KR1019950051427A KR19950051427A KR0179779B1 KR 0179779 B1 KR0179779 B1 KR 0179779B1 KR 1019950051427 A KR1019950051427 A KR 1019950051427A KR 19950051427 A KR19950051427 A KR 19950051427A KR 0179779 B1 KR0179779 B1 KR 0179779B1
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Abstract

본 발명은 클럭신호 모델링 회로에 관한 것으로서, 외부 클럭신호를 지연시켜 샘플링하고,그 샘플링된 신호를 순차비교한 후 스위칭동작에 따라 상기 비교 신호의 출력을 조정함으로써,피엘엘(PLL : Phase Locked Loop)이나 디엘엘(DLL : Delay Locked Loop)을 사용하지 않고 빠른 시간안에 외부 클럭신호보다 임의의 지연단만큼 빠르거나 느리게 출력되는 내부 클럭신호를 출력할 수 있으며, 선택된 지연단 이후의 지연단은 하이레벨 또는 로우레벨로 고정시킴으로써, 액티브동작시에 상기 회로를 동작시킬 때 소비되는 전류를 줄일 수 있는 클럭신호 모델링 회로에 관한 것이다.

Description

클럭신호 모델링 회로
제1도는 본 발명인 클럭신호 모델링 회로의 구성도.
제2도는 제1도에 있어서 각 부의 타이밍도.
제3도는 본 발명인 클럭신호 모델링 회로의 제2실시예.
제4도는 본 발명인 클럭신호 모델링 회로의 제3실시예.
* 도면의 주요부분에 대한 부호의 설명
10,50,90 : 지연부 11,12,31,51,71,82,93 : 인버터
20,60 : 샘플링부 30,70 : 비교부
32,72,92 : 노아게이트 40,80 : 출력부
41,42 : 전송게이트 81 : 버퍼
91 : 낸드게이트 SW1,SW2 : 스위치
본 발명은 클럭신호 모델링 회로에 관한 것으로, 특히 피엘엘(PLL : Phase Locked Loop) 및 디엘엘(DLL : Delay Locked Loop)을 사용하지 않고 빠른 시간안에 외부 클럭신호에서 내부 클럭신호를 생성할 수 있는 클럭신호 모델링회로에 관한 것이다.
일반적으로 메모리소자들이 발전하면서 점점 더 고속으로 동작하는 메모리 칩들이 개발되고 있다. 그런데, 회로가 내부 클럭신호를 발생시키기 위해서는 외부 클럭신호를 입력받아 소정의 지연과정을 거치게 되는데, 그 지연과정에는 일정한 한계가 있기 때문에 외부 클럭신호를 입력받아 메모리에 저장된 데이터를 출력하기까지의 시간, 즉 클럭억세스 타임을 줄이는 데는 일정한 한계가 따르게 된다.
따라서, 일반적으로 클럭억세스 타임을 줄이기 위하여 피엘엘(PLL : Phase Locked Loop) 이나 디엘엘(DLL : Delay Locked Loop)을 사용하여 외부 클럭신호와 내부 클럭신호사이의 지연을 줄이거나, 내부 클럭신호를 외부 클럭신호보다 좀더 빠르게 생성하는 방법이 사용되고 있다.
그러나, 피엘엘(PLL) 이나 디엘엘(DLL)을 사용하여 클럭억세스 타임을 줄이는 방법은 외부 클럭신호와 내부 클럭신호를 로킹(Locking)시키기 위하여 수백개의 클럭싸이클이 필요하며, 대기상태(Stand by)에서도 상기 피엘엘(PLL)이나 디엘엘(DLL)을 동작시켜야 되기 때문에 항상 많은 전류를 소비하게 된다.
그리고, 칩을 억세스하지 않는 셀프 리프레쉬(Self refresh)동작에서 전류의 소비를 줄이기 위해 상기 피엘엘(PLL) 이나 디엘엘(DLL)을 오프시킨다고 하더라도,칩을 다시 억세스하기 위해서는 상기 셀프 리프레쉬(Self refresh)동작을 중지한 후 다시 피엘엘(PLL) 이나 디엘엘(DLL)을 동작시켜야되기 때문에, 외부 클럭신호와 내부클럭신호를 로킹(Locking)시키기는 수백 클럭싸이클 동안에 칩 억세스가 불가능하게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 피엘엘(PLL) 이나 디엘엘(DLL)을 사용하지 않고 입력되는 외부클럭신호에 따라 내부클럭신호를 빠르게 생성함으로써, 클럭억세스 타임 및 전류소비를 감소시킬 수 있는 클럭신호 모델링 회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 외부 클럭신호(CLK-IN)를 입력받아 순차로 지연된 클럭신호(CLK_D1∼CLK_Dn)를 출력하는 지연부와, 그 지연된 클럭신호(CLK_D1∼CLK_Dn)를 입력받아 상기 외부 클럭신호(CLK_IN)에 따라 샘플링하여 출력하는 샘플링부와, 그 샘플링부의 출력을 입력받아 순차 비교하는 비교부와, 상기 지연부에서 출력된 지연 클럭신호(CLK_D1∼CLK_Dn)를 입력받아, 상기 비교부와 출력신호와 외부에서 입력되는 스위칭신호에 따라 내부 클럭신호를 출력하는 출력부를 포함하여 구성된 것을 특징으로 한다.
본 발명의 기술에 의한 클럭신호 모델링 회로는 제1도에 도시한 바와같이, 외부 클럭신호(CLK_IN)를 입력받아 순차로 지연된 클럭신호(CLK_D1∼CLK_Dn)를 출력하는 지연부(10)와, 그 지연된 클럭신호(CLK_D1∼CLK_Dn)를 입력받아 상기 외부 클럭신호(CLK_IN)에 따라 샘플링하는 샘플링부(20)와, 그 샘플링부(20)의 출력을 입력받아 순차적으로 비교하는 비교부(30)와, 상기 지연부(10)에서 출력된 지연 클럭신호(CLK_D1∼CLK_Dn)를 입력받아 상기 비교부(30)의 출력신호에 따라 선택하여 내부 클럭신호를 출력하는 출력부(40)로 구성된다.
지연부(10)는 각각 2개의 인버터(11,12)로 구성된 복수개의 지연단(D1∼Dn)들로 구성되며, 샘플링부(20)는 구성이 동일한 플립플롭(FF1∼FFn)들로 구성되어, 각 플립플롭(FFn)은 상기 지연단(Dn)에서 출력된 지연 클럭신호(CLK_Dn)을 입력받아 외부 클럭신호(CLK_IN)에 따라 샘플링하여 비반전 출력(Qn)한다.(n은 1,2,3,...)
비교부(30)는 구성이 동일한 비교기(C1∼Cn)들로 구성되며, 각 비교기(Cn)는 플립플롭(FFn)의 출력(Qn)을 입력받아 반전시켜 출력하는 인버터(31)와, 그 인버터(31)의 출력과 상기 플립플롭(FFn+1)의 출력(Qn+1)을 논리연산하는 노아게이트(32)로 구성된다.(n은 1,2,3,...)
출력부(40)는 출력선택부(OS0) 및 구성이 동일한 출력선택부(OS1∼OSn)들로 구성되는데, 출력선택부(OS0)는 상기 외부 클럭신호(CLK_IN)를 입력받아 스위칭신호(SWS)에 따라 출력하는 전송게이크(41)와, 그 전송게이트(41)와 병렬로 연결되어 접지전압에 의해 항상 턴온되는 전송게이트(42)로 구성되며,각 출력선택부(OSn)들은 비교기(Cn)에서 출력되는 비교신호(CSn)들에 따라 상기 지연단 (Dn)에서 출력된 지연 클럭신호(CLK_Dn)를 전송하는 전송게이트(41)와, 그 전송게이트(41)와 병렬로 연결되어 상기 비교기(Cn)에서 출력되는 비교신호(CSn)들에 따라 도통되는 전송게이트(42)로 구성된다.(n은 1,2,3,...)
이와같이 구성된 본 발명의 동작읠 제1도와 제2도를 참조하여 설명하면 다음과 같다.
먼저, 외부 클럭신호(CLK_IN)가 입력되면, 지연부(10)의 각 지연단(D1∼Dn)들은 외부 클럭신호(CLK_IN)를 지연시켜 지연 클럭신호(CLK_D1∼CLK_Dn)들을 샘플링부(20)와 출력부(40)로 각각 출력한다.
이어서, 샘플링부(20)의 플립플롭(FF1∼FFn)들은 외부 클럭신호(CLK_IN)의 상승에지에서 상기 지연 클럭신호(CLK_D1∼CLK_Dn)들을 샘플링하여 출력신호(Q1∼Qn)들을 비반전 출력하며, 비교부(30)의 비교기(C1∼Cn)들은 출력신호(Q1∼Qn)들을 순차비교하여 비교신호(CS1∼CSn)들을 출력한다.
따라서, 출력부(40)는 상기 비교신호(CS1∼CSn)들에 따라 상기 지연단(D1∼Dn)으로부터 입력되는 지연 클럭신호(CLK_D1∼CLK_Dn)중에서 하나의 클럭신호를 선택하여 내부 클럭신호로서 출력하게 된다.
즉, 제2도의 (a)와 같은 외부 클럭신호(CLK_IN)가 입력되면, 지연단(D1∼Dn)들은 2개의 인버터(11,12)를 통하여 각각 외부 클럭신호(CLK_IN)를 지연시켜, 제2도의 (b)내지 (g)와 같은 지연 클럭신호(CLK_D1∼CLK_Dn)들을 출력한다.
이어서, 샘플링부(20)의 플립플롭(FF1)은 상기 지연 클럭신호(CLK_D1)를 입력받아, 외부 클럭신호(CLK_IN)의 상승에지에서 샘플링하여 로우레벨의 신호(Q1)를 출력하고, 플립플롭(FF2)은 지연 클럭신호(CLK_D2)를 샘플링하여 로우레벨의 신호(Q2)를 출력한다.
그리고, 플립플롭(FF3)은 외부 클럭신호(CLK_IN)의 상승에지에서 지연 클럭신호(CLK_D3)를 샘플링하여 하이레벨의 신호(Q3)를 출력하고, 플립플롭(FF4)은 지연된 클럭신호(CLK_D4)를 샘플링하여 하이레벨의 신호(Q4)를 출력하며, 동일한 방법으로 제5,제6플립플롭(FF5),(FF6)은 각각 로우레벨의 신호(Q5),(Q6)를 비교부(30)로 출력한다.
그리고, 플립플롭(FF7∼FFn)의 동작도 상기와 동일하게 수행된다.
이어서, 플립플롭(FF1)에서 출력된 로우레벨의 신호(Q1)는 비교기(C1)의 인버터(31)에서 하이레벨로 반전되어출력되고, 낸드게이트(32)는 그 반전된하이레벨의 신호와 플립플롭(FF2)에서 출력되는 로우레벨의 신호(Q2)를 논리연산하여 로우레벨의 비교신호(CS1)를 출력한다.
그리고, 비교기(C2)는 상기와 같은 방법으로 플립플롭(FF2)에서 출력되는 로우레벨의 신호(Q2)와 플립플롭(FF3)에서 출력되는 하이레벨의 신호(Q3)를 논리연산하여 로우레벨의 비교신호(CS2)를 출력하고,비교기(C3)는 플립플롭(FF3)에서 출력되는 하이레벨의 신호(Q3)와 플립플롭(FF4)에서 출력되는 하이레벨의 신호(Q4)를 논리연산하여 로우레벨의 비교신호(CS3)를 출력하며, 비교기(C4)는 플립플롭(FF4)에서 출력되는 하이레벨의 신호(Q4)와 플립플롭(FF5)에서 출력되는 로우레벨의 신호(Q5)를 논리연산하여 하이레벨의 비교신호(CS4)를 출력하며, 이후 비교기(C5∼Cn)의 동작도 상기와 동일한 방법으로 수행된다.
이때, (C1∼C3)에서 출력되는 로우레벨의 비교신호(CS1∼CS3)들에 따라, 출력선택부(OS1∼OS3)의 전송게이트(41)들은 턴오프되고 전송게이트(42)들은 턴온되며, 비교기(C4)에서 출력되는 하이레벨의 비교신호(CS4)에 따라 출력선택부(OS4)의 전송게이트(42)는 턴오프되고 전송게이트(41)는 턴온된다.
따라서, 상기 지연부(10)의 지연단(D4)에서 출력된 지연 클럭신호(CLK_D4)가 전송게이트(41)를 통하여 출력단자(CLK_OUT)로 출력됨으로써, 제4도의 (H)와 같이 외부 클럭신호(CLK_IN)보다 약간 빠른 내부 클럭신호를 얻을 수 있게 된다.
그리고, 외부 클럭신호(CLK_IN)를 그대로 내부 클럭신호로 사용할 때는 출력선택부(OS0)에 하이레벨의 스위칭신호(SWS)를 입력하여 전송게이트(41)를 턴온시킴으로써 출력단자(CLK_OUT)로 상기 외부 클럭신호(CLK_IN)가 출력되며, 지연단(D1∼D3)에서 출력되는 지연 클럭신호(CLK_D1∼CLK_D3)중에서 하나의 클럭신호를 내부 클럭신호로 사용하는 경우는, 입력되는 외부 클럭신호(CLK_IN)의 주파수를 가변시켜 비교부(C1∼Cn)에서 출력되는 비교신호(CS1∼CS3)를 조정함으로써, 상기 지연 클럭신호(CLK_D1∼CLK_D3)들을 선택적으로 출력할 수 있게 된다.
제3도는 본 발명의 제2실시예로서, 외부 클럭신호(CLK_IN)를 소정시간 지연시켜 순차지연된 클럭신호(CLK_D1∼CLK_Dn)를 출력하는 지연부(50)와, 지연 클럭신호(CLK_D1∼CLK_Dn)를 입력받아 상기 외부 클럭신호(CLK_IN)에 따라 샘플링하여 출력하는 샘플링부(60)와, 상기 샘플링부(60)의 출력(Q1∼Qn)을 입력받아 순차 비교하여 비교신호(CS1∼CSn)를 출력하는 비교부(70)와, 상기 지연부(50)에서 출력된 지연 클럭신호(CLK_D1∼CLK_Dn)를 입력받아, 상기 비교부(70)의비교신호(CS1∼CSn)와 외부 스위칭신호(SWS)에 따라 선택하여 내부 클럭신호를 출력하는 출력부(80)로 구성된다.
지연부(50)는 1개의 인버터(51)로 구성되는 복수개의 지연단(Dn)들로 구성되고, 샘플링부(60)는 상기 지연단(Dn)들에서 출력된 지연 클럭신호(CLK_Dn)들을 입력받아, 상기 외부 클럭신호(CLK_IN)의 상승에지에서 샘플링하여 홀수번째 플립플롭(FF2n-1)은 반전출력하고,짝수번째 플립플롭(FF2n)은 비반전 출력하는 복수개의 플립플롭(FF1∼FFn)들로 구성된다.(n은 1,2,3....)
그리고, 비교부(70)의 구성은 제1도에 도시된 비교부(30)의 구성과 동일하며, 출력부(80)는 출력선택부(OS0∼OSn)들로 구성되는데, 출력선택부(OS0)는 외부 클럭신호(CLK_IN)을 완충증폭하여 출력하는 버퍼(81)와, 그 버퍼(81)의 출력 인에블단자와 접지전압(Vss)단자에 연결되어 외부 스위칭신호(SWS)에 의해 스위칭되는 스위치(SW1)와, 버퍼(81)의 출력 인에이블단자와 비교기(C1)의 출력단자와 연결되어 외부 스위칭신호(SWS)에 의해 스위칭되는 스위치(SW2)로 구성된다.
그리고, 출력선택부(OS1∼OSn)는 홀수번째의 지연단(D2n-1)의 출력을 반전하여 출력하는 인버터(82)와, 그 인버터(82)의 출력 인에이블단자와 홀수번째의 비교기(C2n-1)의 출력단자에 연결되어 스위칭신호(SWS)에 따라 비교신호(CS2n-1)를 출력하는 스위치(SW1)와, 상기 인버터(82)의 출력 인에이블단자와 짝수번째의 비교기(C2n)의 출력단자에 연결되어 스위칭신호(SWS)에 따라 비교신호(CS2n)를 출력하는 스위치(SW2)로 구성되는 홀수번째의 출력선택부 (OS2n-1)와, 짝수번째의 지연단(D2n)의 출력을 완충증폭하여 출력하는 버퍼(81)와, 그 버터(81)의 출력 인에이블단자와 짝수번째의 비교기(C2n)의 출력단자에 연결되어 스위칭신호(SWS)에 따라 비교신호(CS2n)를 출력하는 스위치(SW1)와, 상기 버퍼(81)의 출력 인에이블단자와 홀수번째의 비교기(C2n+1)의 출력단자와 연결되어 스위칭신호(SWS)에 따라 비교신호(CS2n+1)를 출력하는 스위치(SW2)로 구성되는 짝수번째의 출력선택부(OS2n)로 이루어진다.(상기에서 n은 1,2,3....)
이와 같이 구성된 본 발명의 제2실시예의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 외부 클럭신호(CLK_IN)가 입력되면, 지연부(50)의 지연단(D1∼Dn)들은 각각 상기 외부 클럭신호(CLK_IN)를 지연시켜 지연 클럭신호(CLK_D2n-1 *) 및 지연 클럭신호(CLK_D2n)들을 샘플링부(60)와 출력부(80)로 각각 출력한다.
이어서, 샘플링부(60)의 플립플롭(FF1∼FFn)들은 상기 지연 클럭신호(CLK_D2n-1 *) 및 지연 클럭신호(CLK_D2n)들을 입력받아, 외부 클럭신호(CLK_IN)의 상승에지에서 샘플링하여 반전(Q*) 및 비반전단자(Q)로 출력신호(Q2n-1 *) 및 출력신호(Q2n)들을 출력하며, 비교부(70)의 복수개의 비교기(C1∼Cn)들은 상기 출력신호 (Q2n-1 *) 및 출력신호(Q2n)들을 순차비교하여 출력부(80)로 비교신호(CSn)들을 출력한다.
따라서, 출력부(80)의 출력선택부 (OS1∼OSn)는 지연단(D1∼Dn)에서 출력된 지연 클럭신호(CLK_D2n-1 *) 및 지연 클럭신호(CLK_D2n)들을 입력받아, 스위치(SW1),(SW2)를 통하여 입력되는 비교부(70)의 비교신호(CS2n-1) 및 비교신호(CS2n)들에 따라 하나의 클럭신호를 선택하여 내부 클럭신호로서 출력하게 된다.
즉, 비교기(C2)에서 하이레벨의 비교신호(CS2)가 출력되고, 스위칭신호(SWS)에 의해 출력선택부(OS2)의 스위치(SW1)가 선택된다고 가정하면, 버퍼(81)의 출력이 인에이블 되어,지연단(D2)에서 출력된 지연 클럭신호(CLK_D2)가 버퍼(81)를 통하여 출력단자(CLK_OUT)로 출력되고, 스위칭신호(SWS)에 의해 출력선택부(OS1)의 스위치(SW2)가 선택되면, 상기 하이레벨의 비교신호(C2)에 의해 인버터(82)의 출력이 인에이브 되어, 상기 지연단(D1)에서 출력된 지연 클럭신호(CLK_D1*)가 인버터(82)에서 반전된 후 출력단자(CLK_OUT)로 출력된다.
그리고, 외부 클럭신호(CLK_IN)를 그대로 내부 클럭신호로 출력하는 경우는 비교기(C1)에서 하이레벨의 비교신호(CS1)가 출력될 때, 스위칭신호(SWS)에 의해 출력선택부(OS0)의 스위치(SW2)를 턴온시켜 버퍼(81)의 출력을 인에이블 시킴으로써, 외부 클럭신호(CLK_IN)가 버퍼(81)를 통하여 출력단자(CLK_OUT)로 출력된다.
따라서, 본 발명의 제2실시예는 상기와 같은 방법으로 비교부(70)의 비교기(C1∼Cn)들에서 하이레벨의 비교신호(CS1∼CSn)가 출력될 때, 출력선택부(OS0∼OSn)의 각 스위치(SW1),(SW2)들의 동작을 조정함으로써, 외부 클럭신호(CLK_IN)보다 임의의 지연단만큼 빠르거나 느리게 출력되는 지연 클럭신호(CLK_D1∼CLK_Dn)를 선택하여 출력할 수 있다.
제4도는 본 발명의 제3실시예로서, 제2실시예에서 지연부(50)를 지연부(90)로 대치하여 구성함으로써, 필요한 지연단 이외의 지연단은 동작을 중지시킬 수 있도록 구성하였다.
지연부(90)는 홀수번째의 지연단(D2n-1)은 낸드게이트로 구성되고, 짝수번째의 지연단(D2n)은 노아게이트로 구성되는 복수개의 지연단(D1∼Dn)들로 구성되어, 지연단(D1∼D4)중 지연단(D1)(D3)은 일측단에 전원전압(Vcc)이 입력되고, 지연단(D2),(D4)은 일측단에 접지전압(Vss)이 입력되며, 지연단(D5∼Dn)중 홀수번째 지연단은 일측단에 비교부(30)의 홀수번째의 비교신호(CS2n-1)를 반전시키는 인버터(93)가 연결되고, 짝수번째 지연단은 일측단에 비교부(30)의 짝수번째의 비교신호(CS2n)가 그대로 입력된다.(n은 1,2,3....) 그리고 동일한 구성은 도일한 번호를 부여한다.
이와같이 구성된 본 발명의 제3실시예에 따른 동작을 제4도를 참조하여 설명하면 다음과 같다.
먼저, 외부 클럭신호(CLK_IN)가 입력되면, 지연부(90)의 지연단(D1∼Dn)들은 낸드게이트(91)와 노아게이트(92)를 통하여 상기 외부 클럭신호(CLK_IN)를 지연시켜, 지연 클럭신호(CLK_D2n-1 *), (CLK_D2n),...들을 샘플링부(60)와 출력부(80)로 각각 출력한다.(n은 1,2,3....)
이어서, 샘플링부(60)의 복수개의 플립플롭(FF1∼FFn)들은 지연된 클럭신호(CLK_D2n-1 *), (CLK_D2n)...들을 입력받아, 외부 클럭신호(CLK_IN)의 상승에지에서 샘플링하여 반전(Q*) 및 비반전단자(Q)로 출력신호(Q2n-1 *) 및 출력신호 (Q2n)들을 출력하며, 비교부(70)의 비교기(C1∼Cn)들은 상기 샘플링부(60)의 출력신호(Q2n-1 *) 및 출력신호 (Q2n)들을 순차비교하여 출력부(80) 및 지연단(D5∼Dn)으로 비교신호(CS1∼CSn)들을 출력한다.
따라서, 출력부(80)는 지연부(90)에서 출력된 지연 클럭신호(CLK_D2n-1 *), (CLK_D2n)들을 입력받아, 비교부(70)의 비교신호(CS1∼CSn)들 및 스위칭신호(SWS)에 따라 하나의 클럭신호를 선택하여 내부 클럭신호호서 출력하게 되며, 지연부(90)의 지연단(D5∼Dn)들은 상기 비교부(70)에서 출력되는 비교신호(CS1∼CSn)들에 따라 하이레벨 또는 로우레벨로 고정되어 출력된다.
즉, 비교기(C1)에서 하이레벨의 비교신호(CS1)가 출력된다고 가정하면, 스위칭신호(SWS)에 따라 출력선택부(OS0)의 스위치(SW2) 또는 출력선택부(OS1)의 스위치(SW1)를 턴온시킴으로써, 외부 클럭신호(CLK_IN) 또는 지연단(D1)에서 출력된 지연 클럭신호(CLK_D1)가 내부 클럭신호로서 출력되고, 상기 비교기(C1)에서 출력된 하이레벨의 비교신호(CS1)는 지연단(D5)으로 입력되어, 인버터(93)에서 로우레벨로 반전된 후 낸드게이크(91)의 일측단자로 입력됨으로서 낸드게이트(91)의 출력이 하이레벨로 고정된다.
이때 지연단(D2∼D4)의 출력은 비교기(C4)에서 출력되는 비교신호(CS2∼CS4)와 스위칭신호(SWS)에 따라 유효하게 출력되며, 상기와 같은 과정을 통하여 지연단(D5∼Dn)들은 비교신호(CS2∼CSn)들에 따라 하이레벨 또는 로우레벨로 고정되어, 액티브동작시 상기 지연단(D5∼Dn)들을 동작시킬 때 때 소비되는 전류를 줄일 수 있게 된다.
상기에서 상세히 설명한 바와 같이, 본 발명은 외부 클럭신호를 지연시켜 샘플링하고,그 샘플링된 신호를 순차비교한 후 스위칭동작에 따라 상기 비교신호의 출력을 조정함으로써 외부 클럭신호보다 임의의 지연단만큼 빠르거나 느리게 출력되는 내부 클럭신호를 출력할 수 있으며, 선택된 지연단 이후의 지연단은 하이레벨 또는 로우레벨로 고정시켜 액티브동작시에 상기 회로를 동작시킬 때 소비되는 전류를 줄일 수 있는 효과가 있다.

Claims (8)

  1. 외부 클럭신호(CLK_IN)를 입력받아 순차로 지연된 클럭신호(CLK_D1∼CLK_Dn)를 출력하는 지연부와, 그 지연된 클럭신호(CLK_D1∼CLK_Dn)를 입력받아 상기 외부 클럭신호(CLK_IN)에 따라 각기 샘플링하여 출력하는 샘플링부와, 상기 샘플링부의 출력을 입력받아 다음단의 출력과 순차 비교하는 비교부와, 상기 지연부에서 출력된 지연 클럭신호(CLK_D1∼CLK_Dn)를 입력받아, 그 클럭신호중 하나를 상기 비교부의 출력신호 및 외부에서 입력되는 스위칭 신호에 따라 선택하여 내부 클럭신호로 출력하는 출력부로 구성하여 된 것을 특징으로 하는 클럭신호 모델링 회로.
  2. 제1항에 있어서, 지연부는 1단의 인버터 또는 2단의 인버터로 구성된 복수개의 지연단으로 구성된 것을 특징으로 하는 클럭신호 모델링 회로.
  3. 제1항에 있어서, 지연부는 홀수번째 지연단은 낸드게이트로 구성되고, 짝수번째 지연단은 노아게이트로 구성되는 복수개의 지연단(D1∼Dn)으로 구성된 것을 특징으로 하는 클럭신호 모델링 회로.
  4. 제3항에 있어서, 복수개의 지연단(D1∼Dn)들 중 지연단(D1),(D3)은 일측단에 전원전압(Vcc)이 입력되고 지연단(D2),(D4)은 일측단에 접지전압(Vss)이 입력되며, 지연단(D5∼Dn)중 홀수번째 지연단은 일측단에 비교부의 홀수번째 비교신호(CS2n-1)가 인버터를 통해 입력되고, 짝수번째 지연단은 일측단에 비교부의 짝수번째 비교신호(C2n)가 입력되게 구성된 것을 특징으로 하는 클럭신호 모델링 회로.
  5. 제1항에 있어서, 비교부는 샘플링부의 현재단 출력을 입력받아 반전시키는 인버터와, 그 인버터의 출력과 상기 샘플링부의 다음단 출력을 노아조합하는 노아게이트로 구성된 복수개의 비교기(C1∼Cn)로 구성된 것을 특징으로 하는 클럭신호 모델링 회로.
  6. 제1항에 있어서, 출력부는 외부 스위칭 신호에 딸 외부 클럭신호를 선택하여 출력하는 출력선택부(OS0)와 비교부의 출력신호에 따라 지연된 클럭신호중 하나를 선택하여 출력하는 복수개의 출력선택부(OS1∼OSn)들로 구성된 것을 특징으로 하는 클럭신호 모델링 회로.
  7. 제1항에 있어서, 출력선택부(OS1∼OSn)는 상기 지연 클럭신호(CLK_D1∼CLK_Dn)를 입력받아 비교부의 각 비교신호에 따라 선택하여 전송하는 제1전송게이트와, 다음단으로부터 전송되는 클럭신호를 상기 비교부의 비교신호에 따라 이전단으로 전송하는 제2전송게이트로 구성된 것을 특징으로 하는 클럭신호 모델링 회로.
  8. 제7항에 있어서, 출력선택부(OS0)는 외부 클럭신호(CLK_IN)를 완충증폭하여 출력하는 버퍼와, 그 버퍼의 출력 인에이블단자와 접지전압(Vss)단자에 연결되어 스위칭신호에 의해 제어되는 제1스위치와,상기 버퍼의 출력 인에이블당자와 비교기(C1)의 출력단자와 연결되어 스위칭신호에 의해 제어되는 제2스위치로 구성되며, 출력선택부(OS1∼OSn)는 홀수번째 출력선택부(OS2n-1)는 입력되는 지연 클럭신호(CLK_IN)를 완충증폭하여 출력하는 인버터와, 그 인버터의 출력 인에이블단자와 비교기(C2n)의 출력단자에 연결되어 스위칭신호에 의해 제어되는 제1스위치와,상기 인버터의 출력 인에이블단자와 비교기(C2n-1)의 출력단자와 연결되어 스위칭신호에 의해 제어되는 제2스위치로 구성되며, 짝수번째 출력선택부(OS2n)는 상기 인버터를 버퍼로 대치하여 동일하게 구성된 것을 특징으로 하는 클럭신호 모델링 회로.
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JP01092496A JP3288916B2 (ja) 1995-12-18 1996-01-25 クロック信号モデリング回路
DE19603469A DE19603469C2 (de) 1995-12-18 1996-01-31 Taktsignal-Modellierungsschaltung
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5945861A (en) * 1995-12-18 1999-08-31 Lg Semicon., Co. Ltd. Clock signal modeling circuit with negative delay
KR100197563B1 (ko) * 1995-12-27 1999-06-15 윤종용 동기 지연라인을 이용한 디지탈 지연 동기루프 회로
KR100224690B1 (ko) * 1997-02-05 1999-10-15 윤종용 위상동기 지연회로
US5920222A (en) * 1997-04-22 1999-07-06 International Business Machines Corporation Tunable pulse generator based on a wave pipeline
JPH10313237A (ja) * 1997-05-09 1998-11-24 Nec Corp 遅延回路装置
JP3319340B2 (ja) * 1997-05-30 2002-08-26 日本電気株式会社 半導体回路装置
US6154079A (en) * 1997-06-12 2000-11-28 Lg Semicon Co., Ltd. Negative delay circuit operable in wide band frequency
JP3333429B2 (ja) * 1997-06-30 2002-10-15 株式会社東芝 半導体集積回路
KR100260556B1 (ko) * 1997-08-22 2000-07-01 윤종용 내부 클럭 발생회로
US6628157B1 (en) * 1997-12-12 2003-09-30 Intel Corporation Variable delay element for use in delay tuning of integrated circuits
US6104228A (en) * 1997-12-23 2000-08-15 Lucent Technologies Inc. Phase aligner system and method
US6037812A (en) * 1998-05-18 2000-03-14 National Semiconductor Corporation Delay locked loop (DLL) based clock synthesis
JP3769940B2 (ja) * 1998-08-06 2006-04-26 株式会社日立製作所 半導体装置
US6307403B1 (en) * 1998-12-17 2001-10-23 Rohm Co., Ltd. Delay time control circuit
JP3825573B2 (ja) * 1999-02-17 2006-09-27 株式会社東芝 同期回路とその遅延回路
JP4531892B2 (ja) * 1999-10-29 2010-08-25 富士通セミコンダクター株式会社 半導体集積回路、半導体集積回路の制御方法、および可変遅延回路
US6441666B1 (en) * 2000-07-20 2002-08-27 Silicon Graphics, Inc. System and method for generating clock signals
US6704882B2 (en) 2001-01-22 2004-03-09 Mayo Foundation For Medical Education And Research Data bit-to-clock alignment circuit with first bit capture capability
JP2003023343A (ja) * 2001-07-10 2003-01-24 Mitsubishi Electric Corp 遅延信号生成回路
US6850107B2 (en) 2001-08-29 2005-02-01 Micron Technology, Inc. Variable delay circuit and method, and delay locked loop, memory device and computer system using same
US20030052719A1 (en) * 2001-09-20 2003-03-20 Na Kwang Jin Digital delay line and delay locked loop using the digital delay line
US7120215B2 (en) * 2001-12-12 2006-10-10 Via Technologies, Inc. Apparatus and method for on-chip jitter measurement
DE10241982B4 (de) 2002-09-11 2004-10-07 Infineon Technologies Ag Digitale Signal-Verzögerungs-Einrichtung
US6980041B2 (en) * 2002-10-04 2005-12-27 Hewlett-Packard Development Company, L.P. Non-iterative introduction of phase delay into signal without feedback
US6774691B2 (en) * 2003-01-07 2004-08-10 Infineon Technologies Ag High resolution interleaved delay chain
DE10308324A1 (de) * 2003-02-26 2004-09-16 Infineon Technologies Ag Integrierte Halbleiteranordnung mit einem Takgenerator und Verfahren zum Überwachen eines Taktsignals
US6937075B2 (en) * 2003-05-29 2005-08-30 Intel Corporation Method and apparatus for reducing lock time in dual charge-pump phase-locked loops
US7233185B2 (en) * 2003-10-10 2007-06-19 Atmel Corporation Vernier circuit for fine control of sample time
JP2005157883A (ja) * 2003-11-27 2005-06-16 Oki Electric Ind Co Ltd リセット回路
JP2005269147A (ja) * 2004-03-18 2005-09-29 Sanyo Electric Co Ltd 遅延回路
US7319345B2 (en) * 2004-05-18 2008-01-15 Rambus Inc. Wide-range multi-phase clock generator
US7276946B2 (en) * 2004-07-16 2007-10-02 Micron Technology, Inc. Measure-controlled delay circuits with reduced phase error
US7583115B2 (en) 2004-08-26 2009-09-01 Micron Technology, Inc. Delay line off-state control with power reduction
DE102005007652A1 (de) * 2005-02-19 2006-08-24 Infineon Technologies Ag DLL-Schaltung zum Bereitstellen eines Ausgangssignals mit einer gewünschten Phasenverschiebung
TWI358694B (en) * 2006-09-12 2012-02-21 Himax Semiconductor Inc Operating frequency generating method and circuit
US7973549B2 (en) * 2007-06-12 2011-07-05 International Business Machines Corporation Method and apparatus for calibrating internal pulses in an integrated circuit
US8692602B2 (en) * 2012-07-30 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of digital control delay line
US9479151B2 (en) 2013-10-04 2016-10-25 Micron Technology, Inc. Apparatuses and methods for controlling delay circuits during an idle state to reduce degradation of an electrical characteristic
US10505553B1 (en) * 2018-11-29 2019-12-10 International Business Machines Corporation Detecting the health of a phase loop lock

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3248657A (en) * 1963-10-18 1966-04-26 Rca Corp Pulse generator employing serially connected delay lines
GB1187489A (en) * 1967-10-25 1970-04-08 Standard Telephones Cables Ltd Variable Digital Delay Circuit
US3624519A (en) * 1969-11-10 1971-11-30 Westinghouse Electric Corp Tapped delay line timing circuit
US3619669A (en) * 1970-05-20 1971-11-09 Us Navy Pulsed digital delay
US3942037A (en) * 1974-09-06 1976-03-02 Motorola, Inc. MOS edge sensing circuit
US4443766A (en) * 1976-06-15 1984-04-17 The United States Of America As Represented By The Secretary Of The Air Force Precision digital sampler
US4618787A (en) * 1983-12-09 1986-10-21 At&T Teletype Corporation Adjustable time delay circuit
JPS60204121A (ja) * 1984-03-29 1985-10-15 Fujitsu Ltd 位相同期回路
JPS60219675A (ja) * 1984-04-13 1985-11-02 Sony Corp 時間軸変換回路
US4675612A (en) * 1985-06-21 1987-06-23 Advanced Micro Devices, Inc. Apparatus for synchronization of a first signal with a second signal
JPS6331212A (ja) * 1986-07-24 1988-02-09 Nec Corp 位相同期回路
JPH04331507A (ja) * 1991-05-07 1992-11-19 Nec Eng Ltd 遅延回路
US5465076A (en) * 1991-10-04 1995-11-07 Nippondenso Co., Ltd. Programmable delay line programmable delay circuit and digital controlled oscillator
US5245231A (en) * 1991-12-30 1993-09-14 Dell Usa, L.P. Integrated delay line
US5451894A (en) * 1993-02-24 1995-09-19 Advanced Micro Devices, Inc. Digital full range rotating phase shifter
US5537069A (en) * 1995-03-30 1996-07-16 Intel Corporation Apparatus and method for selecting a tap range in a digital delay line

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Publication number Publication date
DE19603469A1 (de) 1997-06-19
KR970055406A (ko) 1997-07-31
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US5909133A (en) 1999-06-01
JPH09238058A (ja) 1997-09-09
US5708382A (en) 1998-01-13
JP3288916B2 (ja) 2002-06-04

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