JPH04331507A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH04331507A JPH04331507A JP3101148A JP10114891A JPH04331507A JP H04331507 A JPH04331507 A JP H04331507A JP 3101148 A JP3101148 A JP 3101148A JP 10114891 A JP10114891 A JP 10114891A JP H04331507 A JPH04331507 A JP H04331507A
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- JP
- Japan
- Prior art keywords
- reference pulse
- delay
- output
- delay element
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 12
- 101100301524 Drosophila melanogaster Reg-5 gene Proteins 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は遅延回路に関し、特にＬ
ＳＩチップ上に構成される遅延回路に関する。
ＳＩチップ上に構成される遅延回路に関する。
【０００２】
【従来の技術】従来より半導体基板（以下チップと記す
）上に回路網を形成するＬＳＩ回路において遅延素子を
形成した場合、同一チップ内の遅延素子の遅延時間のば
らつきは小さく抑えられるが、チップ間の遅延時間のば
らつきはその最大値が最小値の数倍にも達する。従来の
遅延回路としては特願平３−０００８１２号明細書に記
載されたものがある。図３は従来の遅延回路の一例を示
すブロック図で、所望のパルス幅を有する基準パルスを
発生する基準パルス発生部７と、遅延を得ようとする入
力信号ａと基準パルスｂとを選択して直列接続された単
位遅延素子（以下ＤＬ）８１，〜８ｎから成る遅延素子
群に入力する選択回路１００と、ＤＬ８１，〜８ｎの出
力を基準パルスｂにより取り込むフリップフロップ（以
下ＦＦ）９１，〜９ｎと、ＦＦ９１，〜９ｎの出力によ
りＤＬ８１，〜８ｎのうちひとつを出力信号ｆとして出
力するセレクタ（以下ＳＥＬ）６とから成る。
）上に回路網を形成するＬＳＩ回路において遅延素子を
形成した場合、同一チップ内の遅延素子の遅延時間のば
らつきは小さく抑えられるが、チップ間の遅延時間のば
らつきはその最大値が最小値の数倍にも達する。従来の
遅延回路としては特願平３−０００８１２号明細書に記
載されたものがある。図３は従来の遅延回路の一例を示
すブロック図で、所望のパルス幅を有する基準パルスを
発生する基準パルス発生部７と、遅延を得ようとする入
力信号ａと基準パルスｂとを選択して直列接続された単
位遅延素子（以下ＤＬ）８１，〜８ｎから成る遅延素子
群に入力する選択回路１００と、ＤＬ８１，〜８ｎの出
力を基準パルスｂにより取り込むフリップフロップ（以
下ＦＦ）９１，〜９ｎと、ＦＦ９１，〜９ｎの出力によ
りＤＬ８１，〜８ｎのうちひとつを出力信号ｆとして出
力するセレクタ（以下ＳＥＬ）６とから成る。
【０００３】まず、選択回路１００により遅延素子群に
基準パルスｂを入力する。基準パルスｂは所望の遅延量
がそのパルス幅となっており、基準パルスｂの終了と同
時に遅延素子群を構成するＤＬ８１，〜８ｎの状態をＦ
Ｆ９１，〜９ｎに取り込む。次に入力信号ａを遅延素子
群に入力するように選択回路３００を切替えれば入力信
号ａは所望の遅延時間経過後、出力信号ｆとして現れる
。
基準パルスｂを入力する。基準パルスｂは所望の遅延量
がそのパルス幅となっており、基準パルスｂの終了と同
時に遅延素子群を構成するＤＬ８１，〜８ｎの状態をＦ
Ｆ９１，〜９ｎに取り込む。次に入力信号ａを遅延素子
群に入力するように選択回路３００を切替えれば入力信
号ａは所望の遅延時間経過後、出力信号ｆとして現れる
。
【０００４】
【発明が解決しようとする課題】この従来の遅延回路で
は、基準パルスと入力信号とを選択回路で切替えて遅延
素子群に入力するため、基準パルス入力時には遅延を得
たい入力信号を入力できないばかりでなく、入力信号を
遅延素子群に入力している間は基準パルスを入力するこ
とができないので、温度変化，電源電圧の変化等による
遅延素子の遅延量の変化に即時に追従できず、所望の遅
延量とは異なった遅延量で動作するという問題点があっ
た。
は、基準パルスと入力信号とを選択回路で切替えて遅延
素子群に入力するため、基準パルス入力時には遅延を得
たい入力信号を入力できないばかりでなく、入力信号を
遅延素子群に入力している間は基準パルスを入力するこ
とができないので、温度変化，電源電圧の変化等による
遅延素子の遅延量の変化に即時に追従できず、所望の遅
延量とは異なった遅延量で動作するという問題点があっ
た。
【０００５】
【課題を解決するための手段】本発明の遅延回路は、基
準パルスを発生する基準パルス発生部と、単位遅延素子
の遅延時間の整数倍を発振周期とする発振回路と、前記
基準パルスの入力により前記発振回路の出力の計数を開
始するカウンタと、このカウンタの計数結果を前記基準
パルスにより保持するレジスタと、前記単位遅延素子を
直列に接続した遅延素子群と、この遅延素子群を構成す
る前記単位遅延素子の出力を前記レジスタの出力により
選択して出力するセレクタとを備えている。
準パルスを発生する基準パルス発生部と、単位遅延素子
の遅延時間の整数倍を発振周期とする発振回路と、前記
基準パルスの入力により前記発振回路の出力の計数を開
始するカウンタと、このカウンタの計数結果を前記基準
パルスにより保持するレジスタと、前記単位遅延素子を
直列に接続した遅延素子群と、この遅延素子群を構成す
る前記単位遅延素子の出力を前記レジスタの出力により
選択して出力するセレクタとを備えている。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の遅延回路の一実施例を示すブロック
図、図２は図１における動作を説明するためのタイミン
グチャートである。
る。図１は本発明の遅延回路の一実施例を示すブロック
図、図２は図１における動作を説明するためのタイミン
グチャートである。
【０００７】ＤＬ１１，１２，〜１ｍは直列に接続され
て遅延素子群を構成している。ＤＬ１１には入力信号ａ
が常に入力されている。発振回路（以下ＯＳＣ）３はＤ
Ｌ３０を有しており、図２に示すようにＤＬ３０の遅延
時間の２倍の周期Ｔｃの発振クロックｃを出力している
。ＤＬ３０の遅延時間は温度変化，電源電圧変化により
変化するため、周期Ｔｃは一定にはならない。基準パル
ス発生部７は所望の遅延時間に等しい周期Ｔｓの基準パ
ルスｂを安定に出力している。カウンタ（以下ＣＮＴ）
４は基準パルスｂにより周期Ｔｓごとにリセットされな
がら発振クロックｃを計数する。計数結果ｄは基準パル
スｂによりレジスタ（以下ＲＥＧ）５に保持される。発
振クロックｃの周期Ｔｃが温度変化等により変化するた
め、ＲＥＧ５に保持されている計数結果ｅは基準パルス
ｂがＲＥＧ５に入力される直前の温度条件，電源電圧条
件等に依存する。ＤＬ１１，〜１ｍとＤＬ３０は同一の
ＬＳＩチップ上に形成されるため遅延時間のばらつきは
ほとんどないと考えてよい。従って、ＤＬ１１とＤＬ１
２の遅延量の合計は周期Ｔｃと等しくなる。また、ＤＬ
１３と１４の遅延量の合計，ＤＬ１５と１６の遅延量の
合計，〜ＤＬ１ｍ−１と１ｍの遅延量の合計も同様に周
期Ｔｃと等しい。ＳＥＬ６はＲＥＧ５に保持された計数
結果ｅが“１”のときはＤＬ１２の出力を選択する。同
様に保持された計数結果ｅが“２”のときはＤＬ１４の
出力を、“ｍ／２”のときにはＤＬ１ｍの出力を選択す
るように構成されているため、入力信号ａと出力信号ｆ
との間には常に基準パルスｂの周期Ｔｓと等しい遅延が
生じる。
て遅延素子群を構成している。ＤＬ１１には入力信号ａ
が常に入力されている。発振回路（以下ＯＳＣ）３はＤ
Ｌ３０を有しており、図２に示すようにＤＬ３０の遅延
時間の２倍の周期Ｔｃの発振クロックｃを出力している
。ＤＬ３０の遅延時間は温度変化，電源電圧変化により
変化するため、周期Ｔｃは一定にはならない。基準パル
ス発生部７は所望の遅延時間に等しい周期Ｔｓの基準パ
ルスｂを安定に出力している。カウンタ（以下ＣＮＴ）
４は基準パルスｂにより周期Ｔｓごとにリセットされな
がら発振クロックｃを計数する。計数結果ｄは基準パル
スｂによりレジスタ（以下ＲＥＧ）５に保持される。発
振クロックｃの周期Ｔｃが温度変化等により変化するた
め、ＲＥＧ５に保持されている計数結果ｅは基準パルス
ｂがＲＥＧ５に入力される直前の温度条件，電源電圧条
件等に依存する。ＤＬ１１，〜１ｍとＤＬ３０は同一の
ＬＳＩチップ上に形成されるため遅延時間のばらつきは
ほとんどないと考えてよい。従って、ＤＬ１１とＤＬ１
２の遅延量の合計は周期Ｔｃと等しくなる。また、ＤＬ
１３と１４の遅延量の合計，ＤＬ１５と１６の遅延量の
合計，〜ＤＬ１ｍ−１と１ｍの遅延量の合計も同様に周
期Ｔｃと等しい。ＳＥＬ６はＲＥＧ５に保持された計数
結果ｅが“１”のときはＤＬ１２の出力を選択する。同
様に保持された計数結果ｅが“２”のときはＤＬ１４の
出力を、“ｍ／２”のときにはＤＬ１ｍの出力を選択す
るように構成されているため、入力信号ａと出力信号ｆ
との間には常に基準パルスｂの周期Ｔｓと等しい遅延が
生じる。
【０００８】
【発明の効果】以上説明したように本発明の遅延回路に
よれば、温度変化，電源電圧変化等の影響を受けずに、
常に所望の遅延量を安定して得ることができるという効
果を有する。
よれば、温度変化，電源電圧変化等の影響を受けずに、
常に所望の遅延量を安定して得ることができるという効
果を有する。
【図１】本発明の遅延回路の一実施例を示すブロック図
である。
である。
【図２】図１における動作を説明するためのタイミング
チャートである。
チャートである。
【図３】従来の遅延回路の一例を示すブロック図である
。
。
１１，〜１ｍ，３０，８１，〜８ｎ 単位遅延素
子（ＤＬ） ３ 発振回路（ＯＳＣ） ４ カウンタ（ＣＮＴ） ５ レジスタ（ＲＥＧ） ６ セレクタ（ＳＥＬ） ７ 基準パルス発生部 ９１，〜９ｎ フリップフロップ（ＦＦ）１００
選択回路
子（ＤＬ） ３ 発振回路（ＯＳＣ） ４ カウンタ（ＣＮＴ） ５ レジスタ（ＲＥＧ） ６ セレクタ（ＳＥＬ） ７ 基準パルス発生部 ９１，〜９ｎ フリップフロップ（ＦＦ）１００
選択回路
Claims (1)
- 【請求項１】 基準パルスを発生する基準パルス発生
部と、単位遅延素子の遅延時間の整数倍を発振周期とす
る発振回路と、前記基準パルスの入力により前記発振回
路の出力の計数を開始するカウンタと、このカウンタの
計数結果を前記基準パルスにより保持するレジスタと、
前記単位遅延素子を直列に接続した遅延素子群と、この
遅延素子群を構成する前記単位遅延素子の出力を前記レ
ジスタの出力により選択して出力するセレクタとを備え
ることを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3101148A JPH04331507A (ja) | 1991-05-07 | 1991-05-07 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3101148A JPH04331507A (ja) | 1991-05-07 | 1991-05-07 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04331507A true JPH04331507A (ja) | 1992-11-19 |
Family
ID=14292986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3101148A Pending JPH04331507A (ja) | 1991-05-07 | 1991-05-07 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04331507A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09238058A (ja) * | 1995-12-18 | 1997-09-09 | Lg Semicon Co Ltd | クロック信号モデリング回路 |
| US6215345B1 (en) * | 1998-04-16 | 2001-04-10 | Nec Corporation | Semiconductor device for setting delay time |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6069722A (ja) * | 1983-09-26 | 1985-04-20 | Fujitsu Ltd | タイミング調整方法 |
-
1991
- 1991-05-07 JP JP3101148A patent/JPH04331507A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6069722A (ja) * | 1983-09-26 | 1985-04-20 | Fujitsu Ltd | タイミング調整方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09238058A (ja) * | 1995-12-18 | 1997-09-09 | Lg Semicon Co Ltd | クロック信号モデリング回路 |
| US6215345B1 (en) * | 1998-04-16 | 2001-04-10 | Nec Corporation | Semiconductor device for setting delay time |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991109 |