JPH0210768A - 半導体チツプ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、論理ゲート・アレイ・チップ（マスター・ス
ライスとも呼ばれる）に関し、具体的には、同じチップ
のそれぞれの区域からアナログ機能及びディジタル機能
をもたらすように適合された上記チップに関する。

Ｂ、従来技術 チップのサイズが大きくなり、回路密度が増大し、コン
ピュータ・システムの複雑さに近づくにつれて、同じチ
ップ上にアナログ機能もディジタル機能も組み込む必要
が生じる。

単純な手法では、必要なアナログ回路及びディジタル回
路のそれぞれを他を考慮せずに別々に設計することがで
きる。ただし、このような手法では、ただ１種の機能の
従来のチップ設計をどんなに活用しても、その他の機能
を組み込む、たとえば従来のディジタル機能ゲート・ア
レイにアナログ機能を加えるこ七はできない。

Ｃ０発明が解決しようとする問題点 本発明の一目的は、複数の基本ゲートやマスター・スラ
イス・セル設計を必要とせず、同じゲートまたはマスタ
ー・スライス・チップ上にアナログ機能ならびにディジ
タル機能を実現することにある。

もう一つの目的は、同じ基本ゲート設計を使って、同じ
ゲート・アレイ・チップ上に発振器及び論理機能を設け
ることにある。

さらにもう一つの目的は、同じゲート・アレイ・チップ
上に周波数が異なる複数の発振器ならびに論理機能を設
けることにある。

またもう一つの目的は、同様なアレイ給電メタライゼー
ション・パターンを使って、同じゲート・アレイ上に周
波数が異なる複数の発振器ならびに論理機能を設けるこ
とにある。

なおもう一つの目的は、同じセル設計を使用して、従来
の論理ゲート・アレイに発振機能を加えることにある。

Ｄ２問題点を解決するための手段 本発明の目的は、その一部分が少なくとも１個の発振器
信号の発生専用となっている論理ゲート・アレイを設け
ることによって達成される。専用部分は、アレイの残余
論理部分と同じゲート・アレイ・セル設計及び類似のア
レイ給電メタライゼーション・パターンを利用している
。

本発明の半導体チップは、ディジタル論理素子を含むセ
ルで構成され、その一部のセル中の論理素子が少なくと
も１個の発振回路を形成するように接続されているゲー
ト・アレイと、上記発振器からの周波数信号及び基準周
波数信号を受け取り、これらの信号周波数相互間の周波
数差を示す制御信号を発生するための手段と、上記制御
信号に応答して上記発振回路を形成するセルへ制御され
た大きさの電力を供給し、上記発振回路の発振周波数を
制御するための手段とを備え、 １個の半導体チップ上で、論理機能とアナログ機能の両
方を実行することを特徴とする。

実施例では、制御信号発生手段は、位相比較機構、基準
周波数回路、及び発振ループ中に接続されている奇数個
のアレイ・セルから構成される。

各発振ループ・セルによって導入される遅延の量は、そ
の印加電源電圧の関数である。したがって、発振ループ
・セル以外のアレイのすべてのセルに、チップ電力線母
線が接続される。発振ループ・セルは、当該の位相比較
機構の制御電圧出力によって給電される。比較機構は、
２つの入力信号の周波数差によって決まる制御信号を出
す。第１の入力信号は、所期の基準信号である。もう−
方の入力信号は、ループに接続された発振器セルから、
直接にあるいは周波数分割動作または周波数逓倍動作を
行なった後に得られる。

複数の発振器周波数をオンチップで望む場合には、各周
波数ごとに別々の発生回路を使用し、当該の比較機構に
信号を印加する前に、各発振ループの出力端で異なる周
波数分割動作または周波数逓倍動作を行なう。ただし、
すべての位相比較機構に同じ基準信号を使用する。

Ｅ、実施例 第１図では、この好ましい実施例は、ただ１個の従来の
ゲート・アレイ・チップ１上に、たとえばそれぞれ４０
　Ｍ　Ｈｚ　、　３２　Ｍ　Ｈｚの周波数で動作する、
２つのクロック発振器（Ｏ２０）を導入した例を示して
いる。便宜上、チップ１のアクセス可能な周辺に沿った
位置にある領域２内に、発振器が配置されている。ゲー
ト・アレイ、すなわちマスター・スライス設計技術に従
って、領域２）及びチップ１の領域３には、同じゲート
・アレイ・セルが均一に設けられている。ただし、領域
２中のアレイ・セルは、−緒に接続されて、一対の発振
器信号発生源を形成している。その上、後で説明するよ
うに、領域２のセルの一部は、通常ならチップ全体のセ
ルに給電するチップの母線から遮断されている。

安定性を高めるため、領域２の発振器は水晶制御するこ
とができる。このために、単一のオフチップの基準発振
器（Ｏ２０）水晶４が、やはり領域２内に位置する１個
のオンチップ基準発振器（０５Ｃ）５　（第２図に示し
である）に接続されている。

従来の設計では、各周波数歯り１個の水晶発振器を使っ
て、それぞれの水晶発振器で基準クロック発振周波数を
発生させてきた。しかし、本発明の第１の特徴によると
、個々の装置を、第２図の単一のオフチップ水晶装置４
、単一のオンチップ基準発振器５、及び複数の位相／周
波数ロック・ループ６及び７で置き換えて、所期の基準
クロック周波数対を発生させる。１個のチップ上に基準
発振器及び位相ロック・ループを集積させることにより
、別々の水晶発振器に比べてかなりのコスト節減が実現
できる。

本発明のもう一つの特徴によると、本来は論理回路を実
現するために作成された従来のゲート・アレイすなわち
マスター・スライス設計のセルを使って、オンチップ発
振装置を実現することにより、さらに−層のコスト節減
が得られる。

第２図は、オフチップの発振器水晶４からの周波数が、
位相ロック・ループθ中の発振器８及び位相ロック・ル
ープ７中の発振器９を安定させる方式を示している。第
２図に示した位相ロック・ループ６の構成では、発振器
８からの信号が、周波数分割器１０を介して位相／周波
数比較機構１１の一方の入力端に印加される。比較機構
１１の第２人力は、水晶制御される基準発振器５から得
られる。この実施例では、比較機構１１により、２つの
入力の周波数差を表わす直流成分を含む出力制御電圧が
もたらされる。フィルタ１２によって制御電圧の直流成
分を抽出し、これを給電電圧として発振器８に印加する
。通常のサーボ・フィードバック方式のように、周波数
分割器１０の出力側で得られる発振器８の分割周波数は
、基準発振器５の周波数とほぼ等しくなるようにされて
いる。

したがって、発振器８の高調波に関係する周波数（周波
数分割器１０によって整数比が導入される）も、同じ様
に厳密に周波数安定化される。信号周波数分割器の代わ
りに、各ループ接続発振器が基準発振器５の周波数の低
調波で動作するように励振される信号周波数逓倍器を利
用することにより、完全に類似の動作が実現できる。

ループ７の装置及び動作は上記のループ６に対応してお
り、唯一の違いは、発振器９が周波数分割器１０の比率
ではなく、周波数分割器１３の比率で決まる周波数で動
作することである。

本発明は、特定の回路設計や回路技術のみに限定される
ものではない。たとえば、１９８６年６月１０日付けで
マーシャル・ウィリアムズ（Ｍａｒｓｈａｌｌ　Ｗｉｌ
ｌｉａｍ’ｓ）に授与された米国特許第４５９４５８３
号明細書に、ループ６とループ７の両方に適した実施態
様が記載されている。基本セル設計、及びバイポーラや
ＦＥＴ技術など使用するゲート・アレイ・チップの技術
に応じて、当業者にとって、多くの特定回路設計が利用
可能である。第３図は、ループ設計で接続されたＡＮＤ
反転（ＡＩ）アレイ・セルを用いた発振器８．９の設計
構成を示している。

第３図から、各発振ループが１４．１５．１Ｂ、１７．
１８など奇数個のＡＮＤ反転セルから構成されているこ
とがわかる。動作の際には、「１」がインバータ・ルー
プを完全に一周して、これらのセルによって奇数個の累
積的反転及び遅延が導入され、「ゼロ」をノード１９に
到着させるまで、セル１６はそのモードで「１」のまま
留まる。出力ノード１９での「１」から「０」への変化
は、ループ発振器の反復速度の半分の速度で起こる。

次いで、（この例では）「ゼロ」がループ中を伝播して
、ノード１９で奇数個のインバータ・セルによって反転
されるまで、５段の遅延の間、ノード１９は「ゼロ」の
値のままに留まる。

伝播するパルスが各セル１７．１８．１４．１５．１６
を横切る際に受ける時間遅延を変更することによって、
発振器の反復速度を変えることができる。回路の給電電
位の変化に応答して、伝播遅延の制御が実現できること
が判明した。また、特に、ゲート・アレイ・チップの論
理部分に使用されるセルの給電に比べてループ・セルが
低く給電されている場合、ループ発振器反復率の遅延制
御を得るために、基本ＡＮＤ反転セルをＴ２Ｌ回路で実
施するのが特に有利なこともわかった。ＡＮＤ反転セル
負荷抵抗の値を制御するだけで、セルの比較的低いまた
は高い給電が容易に実施できる。この負荷抵抗の面積は
、負荷抵抗を形成する際に使用する不純物注入または拡
散マスクの面積によって決定できる。

各ループ・セルの伝播遅延を制御するために、電力線２
０を介して、第３図のセル１４．１５．１６．１７．１
８に制御電圧を印加する。制御電圧は、第２図のループ
６のフィルタ１２など当該のループ・フィルタの出力か
ら引き出され、通常、１．４ないし２．２ボルトの間で
変動する。ただし、チップ１のすべてのセルは、通常、
同じ電力母線によって給電される。したがって、従来の
ゲート・アレイにループ接続発振器を加える際、ループ
・セルを上記母線から分散することが必要となる。

第４図は、通常のチップ電力分配母線２２から点Ａで遮
断された第３図の発振ループの集積回路パターンを概略
的に示している。上記で説明したように、その代わりに
、分離されたセル電力線２３は、第２図のループ６のフ
ィルタ１２やループ７のフィルタ５２など当該のループ
・フィルタからの出力線に接続される。第１図のゲート
・アレイ・チップ１の領域２用に金属パターン付はマス
クを特別設定することにより、ループ・フィルタと分離
セル電力線の間の必要な遮断及び必要な接続を容易に実
施することができる。第３図のＡＮＤ反転（ＡＩ）セル
１４ないし１８の対応関係が、第４図のＡＮＤ反転（Ａ
Ｉ）ループに示されている。

Ｆ０発明の効果 本発明によれば、最小の回路設計変更で、同じゲート・
アレイ半導体チップ上でディジタル機能及びアナログ機
能の両方を実施することができる。

【図面の簡単な説明】

第１図は、本発明の好ましい実施例の基準信号発振器、
ループ接続された発振器、及び論理ゲート・アレイの相
対的配置を示す、単純化したチップ・レイアウト図であ
る。 第２図は、第１図の各位相ロック・ループ発振器の構成
図である。 第３図は、第２図のループ接続発振器セルの構成図であ
る。 第４図は、第１図のループ接続発振器部分の代表的メタ
ライゼーシヨン・パターン図である。 １・・・・ゲート・アレイ・チップ、４・・・・オフチ
ップ発振器水晶、５・・・・オンチップ基準発振器、６
．７・・・・位相／周波数ロック・ループ、８．９・・
・・発振器、１０．１３・・・・周波数分割器、１１・
・・・比較機構、１２・・・・フィルタ、１４〜１８・
・・・ＡＮＤ反転セル、１９・・・・出力ノード。 出願人　　インターナシ日ナル・ビジネス・マシーンズ
拳コーボレーシーン 代理人　　弁理士　　山　　本　　仁　　朗（外１名）

Claims (2)

【特許請求の範囲】
1. （１）ディジタル論理素子を含むセルで構成され、その
   一部のセルの論理素子が少なくとも１つの発振回路を形
   成するように接続されているゲート・アレイと、 上記発振回路からの周波数信号及び基準周波数信号を受
   け取り、これらの周波数信号間の周波数差を表わす制御
   信号を発生するための手段と、上記制御信号に応答して
   上記発振回路を形成するセルへ制御された大きさの電力
   を供給し、上記発振回路の発振周波数を制御するための
   手段と、を備え、論理機能及びアナログ機能の両方の機
   能を遂行することを特徴とする半導体チップ。
2. （２）特許請求の範囲第（１）項において、上記発振回
   路を形成しないセルに接続され上記発振回路を形成する
   セルから分離された電力母線を備えることを特徴とする
   半導体チップ。