JP2924023B2 - クロック分周回路 - Google Patents
クロック分周回路Info
- Publication number
- JP2924023B2 JP2924023B2 JP1315801A JP31580189A JP2924023B2 JP 2924023 B2 JP2924023 B2 JP 2924023B2 JP 1315801 A JP1315801 A JP 1315801A JP 31580189 A JP31580189 A JP 31580189A JP 2924023 B2 JP2924023 B2 JP 2924023B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- signal
- input
- clock
- frequency divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、クロック分周回路に関する。
情報処理装置において、中央処理装置に接続される周
辺装置には、周辺装置を動作させるための基本単位とな
るクロック信号が供給される。このクロック信号は、周
辺装置によって異なった周波数のものが与えられる。一
方、使用される周辺装置によっては、ユーザあるいはプ
ログラムによって、与えるべき周波数を変化させる必要
がある。たとえば、シリアル・インタフェースを持つ周
辺装置では、相手側に接続される端末装置固有のビット
送受信レート、すなわちボー・レートを用意する必要が
ある。可変なボー・レートを供給するためには、より高
い周波数を持つ原発振から必要な分周を繰り返して、必
要な周波数を持つ信号を生成する。この場合、得ようと
するボー・レートによって、分周器を変化させる必要が
ある。
辺装置には、周辺装置を動作させるための基本単位とな
るクロック信号が供給される。このクロック信号は、周
辺装置によって異なった周波数のものが与えられる。一
方、使用される周辺装置によっては、ユーザあるいはプ
ログラムによって、与えるべき周波数を変化させる必要
がある。たとえば、シリアル・インタフェースを持つ周
辺装置では、相手側に接続される端末装置固有のビット
送受信レート、すなわちボー・レートを用意する必要が
ある。可変なボー・レートを供給するためには、より高
い周波数を持つ原発振から必要な分周を繰り返して、必
要な周波数を持つ信号を生成する。この場合、得ようと
するボー・レートによって、分周器を変化させる必要が
ある。
また、マイクロプロセッサのように、処理速度は遅く
ともよいが、消費電力を低下させたい場合がある。たと
えば、マイクロプロセッサを応用するシステムにおい
て、外界からの特定の信号を待ち続けるような場合であ
る。すなわち、特定の信号が入力されるまでは、マイク
ロプロセッサに供給される高速なクロック信号を分周し
た低速なクロック信号を供給し、特定の信号を検知した
時だけ高速なクロックを入力することで、待機状態にお
けるマイクロプロセッサの消費電流を削減するのであ
る。
ともよいが、消費電力を低下させたい場合がある。たと
えば、マイクロプロセッサを応用するシステムにおい
て、外界からの特定の信号を待ち続けるような場合であ
る。すなわち、特定の信号が入力されるまでは、マイク
ロプロセッサに供給される高速なクロック信号を分周し
た低速なクロック信号を供給し、特定の信号を検知した
時だけ高速なクロックを入力することで、待機状態にお
けるマイクロプロセッサの消費電流を削減するのであ
る。
このように分周比の異なる周波数を生成するための分
周回路は、ｍ段のｎ分周器を直列に接続することで構成
される。初段の1/m分周器に入力される原発振周波数をf
inとすると、Ｘ段目の1/m分周器の出力周波数foutは、1
/nX・finになる。ここでｍは１以上の整数、ｎは２以上
の整数、Ｘは１〜ｍまでの整数を意味する。
周回路は、ｍ段のｎ分周器を直列に接続することで構成
される。初段の1/m分周器に入力される原発振周波数をf
inとすると、Ｘ段目の1/m分周器の出力周波数foutは、1
/nX・finになる。ここでｍは１以上の整数、ｎは２以上
の整数、Ｘは１〜ｍまでの整数を意味する。
第４図に、従来の分周回路の構成を示す。クロック・
ジェネレータ（CG）301は、外部に接続された水晶振動
子（XTAL）302を電気的に発振し、固有振動周波数fxの1
/2の周波数で、デューティー50％である周波数finの原
発振信号Inを生成する発振器である。直列に接続された
３段の1/2分周器310〜312はＴ型のフリップ・フロップ
であり、それぞれの入力に対し1/2の周波数、50％のデ
ューティーを持つ分周出力を生成する。制御レジスタ
（CREG）321は、分周比を指定するための４ビット・レ
ジスタであり、その出力信号CCNTはただ１つだけ“1"で
あるような値が設定される。４入力マルチプレクサ（MP
X）320は、制御レジスタ321の出力により、クロック・
ジェネレータ301、あるいは分周器310〜312の出力を選
択して、周波数foutのクロック出力Outを生成する。
ジェネレータ（CG）301は、外部に接続された水晶振動
子（XTAL）302を電気的に発振し、固有振動周波数fxの1
/2の周波数で、デューティー50％である周波数finの原
発振信号Inを生成する発振器である。直列に接続された
３段の1/2分周器310〜312はＴ型のフリップ・フロップ
であり、それぞれの入力に対し1/2の周波数、50％のデ
ューティーを持つ分周出力を生成する。制御レジスタ
（CREG）321は、分周比を指定するための４ビット・レ
ジスタであり、その出力信号CCNTはただ１つだけ“1"で
あるような値が設定される。４入力マルチプレクサ（MP
X）320は、制御レジスタ321の出力により、クロック・
ジェネレータ301、あるいは分周器310〜312の出力を選
択して、周波数foutのクロック出力Outを生成する。
いま、水晶振動子302の固有振動周波数fxを16MHzとす
ると、finは8MHz、分周器310〜312ので出力はそれぞれ4
MHz,2MHz,1MHzとなる。制御レジスタ321に“0010"が設
定されたとすると、マルチプレクサ320は２段目の分周
器311の出力を選択するため、foutは2MHzとなる。同様
に制御レジスタに“1000"を設定すれば8MHz、“0100"な
らば4MHz、“00001"ならば1HMzのクロック出力Outを得
ることができる。
ると、finは8MHz、分周器310〜312ので出力はそれぞれ4
MHz,2MHz,1MHzとなる。制御レジスタ321に“0010"が設
定されたとすると、マルチプレクサ320は２段目の分周
器311の出力を選択するため、foutは2MHzとなる。同様
に制御レジスタに“1000"を設定すれば8MHz、“0100"な
らば4MHz、“00001"ならば1HMzのクロック出力Outを得
ることができる。
上述した従来の分周器は、制御レジスタ320に設定さ
れた値に関係なく、常にすべての分周器310〜312が動作
している。たとえば、制御レジスタ320に“0100"が指定
された場合、１段目の分周器310は動作する必要がある
が、２段目以降の分周器311,312はその出力が使用され
ないのだから本来は動作する必要はない。つまり、３段
目の分周器312が動作しなければならないのは、制御レ
ジスタ321に“0001"が指定された場合だけである。
れた値に関係なく、常にすべての分周器310〜312が動作
している。たとえば、制御レジスタ320に“0100"が指定
された場合、１段目の分周器310は動作する必要がある
が、２段目以降の分周器311,312はその出力が使用され
ないのだから本来は動作する必要はない。つまり、３段
目の分周器312が動作しなければならないのは、制御レ
ジスタ321に“0001"が指定された場合だけである。
これら分周器は、CMOS構成の論理回路で構成されてい
るが、CMOS回路では入力信号の状態遷移の頻度にしたが
って、消費電力あるいは消費電流が変化する。すなわ
ち、入力信号の周波数の増加により線形に消費電流が増
加する。CMOS回路を構成するトランジスタのゲート，ソ
ース，ドレイン端子、およびトランジスタの各端子を接
続する金属配線の構造による、電気的な容量の充電・放
電の繰り返しが増すためである。従って、第４図に示す
分周回路の場合、分周器310〜312のそれぞれの消費電流
はfin・K,fin/2・K,fin/4・Ｋとなる。ここでＫはそれ
ぞれの分周器の構成、ならびにCMOSトランジスタの構造
から定まる定数である。
るが、CMOS回路では入力信号の状態遷移の頻度にしたが
って、消費電力あるいは消費電流が変化する。すなわ
ち、入力信号の周波数の増加により線形に消費電流が増
加する。CMOS回路を構成するトランジスタのゲート，ソ
ース，ドレイン端子、およびトランジスタの各端子を接
続する金属配線の構造による、電気的な容量の充電・放
電の繰り返しが増すためである。従って、第４図に示す
分周回路の場合、分周器310〜312のそれぞれの消費電流
はfin・K,fin/2・K,fin/4・Ｋとなる。ここでＫはそれ
ぞれの分周器の構成、ならびにCMOSトランジスタの構造
から定まる定数である。
したがって、分周器310〜312全体で消費される電流Ｉ
は、fin・Ｋ＋fin/2・Ｋ＋fin/4・Ｋ＝7/4・fin・Ｋで
表現される。たとえ、制御レジスタ320に“1000"が指定
され、分周器310〜312がまったく動作する必要がない場
合でも、電流7/4・fin・Ｋがむだに消費されてしまう欠
点がある。同様に“0100"が指定された場合には3/4・fi
n・Ｋ、“0010"の場合は1/4・fin・Ｋの電流が浪費され
る。
は、fin・Ｋ＋fin/2・Ｋ＋fin/4・Ｋ＝7/4・fin・Ｋで
表現される。たとえ、制御レジスタ320に“1000"が指定
され、分周器310〜312がまったく動作する必要がない場
合でも、電流7/4・fin・Ｋがむだに消費されてしまう欠
点がある。同様に“0100"が指定された場合には3/4・fi
n・Ｋ、“0010"の場合は1/4・fin・Ｋの電流が浪費され
る。
本発明の目的は、消費電力を低減することができるク
ロック分周回路を提供することにある。
ロック分周回路を提供することにある。
本発明のクロック分周回路は、前段からの信号を所定
の分周比に分周して出力する分周器を複数直列に接続し
た分周器群と、前記複数の分周器のそれぞれの出力信号
を入力とし選択信号によりそのうち１つの信号を選択し
て出力する選択回路と、前記選択信号に応答して前記分
周器群のうち前記選択された信号を出力する分周器より
後段の分周器には信号が入力されないようにする手段と
を有することを特徴とする。
の分周比に分周して出力する分周器を複数直列に接続し
た分周器群と、前記複数の分周器のそれぞれの出力信号
を入力とし選択信号によりそのうち１つの信号を選択し
て出力する選択回路と、前記選択信号に応答して前記分
周器群のうち前記選択された信号を出力する分周器より
後段の分周器には信号が入力されないようにする手段と
を有することを特徴とする。
次に図面を用いて、本発明の構成ならびに動作につい
て詳細に説明する。第１図は、本発明を用いた分周回路
の一構成例を示すブロック図である。機能的には第４図
に示した従来の分周回路と同様に、制御レジスタ321に
設定された値によって、水晶発振子302の固有振動周波
数fxに対し、1/2,1/4,1/8,1/16の周波数を持つクロック
出力Outを生成するものである。
て詳細に説明する。第１図は、本発明を用いた分周回路
の一構成例を示すブロック図である。機能的には第４図
に示した従来の分周回路と同様に、制御レジスタ321に
設定された値によって、水晶発振子302の固有振動周波
数fxに対し、1/2,1/4,1/8,1/16の周波数を持つクロック
出力Outを生成するものである。
分周器310とクロック・ジェネレータ301の間、分周器
310と311の間及び分周器311と312の間には、それぞれ２
入力論理積100〜102が接続される。２入力論理積100〜1
02のもう一方の入力が“0"の場合、各分周器310〜312の
入力には“0"が入力され、分周動作は行われない。
310と311の間及び分周器311と312の間には、それぞれ２
入力論理積100〜102が接続される。２入力論理積100〜1
02のもう一方の入力が“0"の場合、各分周器310〜312の
入力には“0"が入力され、分周動作は行われない。
２入力論理積100の一方の入力には、３入力論理和111
の出力が接続される。３入力論理和111は、選択信号と
して制御レジスタ321の４ビット出力信号CCNTの下位３
ビットを持つ。したがって、制御レジスタ321に“010
0",“0010"または“0001"が指定された場合に、２入入
力論理積100は初段の分周器310の入力に対しクロック・
ジェネレータ301の出力を伝達する。
の出力が接続される。３入力論理和111は、選択信号と
して制御レジスタ321の４ビット出力信号CCNTの下位３
ビットを持つ。したがって、制御レジスタ321に“010
0",“0010"または“0001"が指定された場合に、２入入
力論理積100は初段の分周器310の入力に対しクロック・
ジェネレータ301の出力を伝達する。
また、２入力論理積101の一方の入力には、２入力論
理和112の出力が接続される。２入力論理和112は、選択
信号として出力信号CCNTの下位２ビットを持つ。したが
って、制御レジサ321に“0010"または“0001"が指定さ
れた場合に、２入力論理積101は２段目の分周器311の入
力に対し前段の分周器310の出力を伝達する。
理和112の出力が接続される。２入力論理和112は、選択
信号として出力信号CCNTの下位２ビットを持つ。したが
って、制御レジサ321に“0010"または“0001"が指定さ
れた場合に、２入力論理積101は２段目の分周器311の入
力に対し前段の分周器310の出力を伝達する。
さらに、２入力論理積102の一方の入力には、出力信
号CCNTの最下位ビットが直接接続される。この場合、制
御レジスタ321に“0001"が指定された時だけ、２入力論
理積101は３段目の分周器312の入力に対し前段の分周器
311の出力を伝達する。
号CCNTの最下位ビットが直接接続される。この場合、制
御レジスタ321に“0001"が指定された時だけ、２入力論
理積101は３段目の分周器312の入力に対し前段の分周器
311の出力を伝達する。
例えば制御レジスタ321に対し“0001"が指定すること
により、クロック出力Outにfin・1/8の周波数を持つク
ロック信号を出力するように指定した場合、３入力論理
和111、２入力論理和112の出力はともに“1"になる。し
たがって、３入力論理積100,101,102はすべてそれぞれ
の分周器310〜312の入力に対し、分周すべきクロック信
号が供給され、マルチプレクサ320は選択した分周器312
の出力をOutに、すなわちfin・1/8のクロック信号が出
力される。
により、クロック出力Outにfin・1/8の周波数を持つク
ロック信号を出力するように指定した場合、３入力論理
和111、２入力論理和112の出力はともに“1"になる。し
たがって、３入力論理積100,101,102はすべてそれぞれ
の分周器310〜312の入力に対し、分周すべきクロック信
号が供給され、マルチプレクサ320は選択した分周器312
の出力をOutに、すなわちfin・1/8のクロック信号が出
力される。
また、制御レジスタ321に対し“1000"が指定され、ク
ロック出力foutにfinを分周しないクロック信号を出力
するように指定した場合、３入力論理和111、２入力論
理和112の出力はともに“0"になる。したがって、２入
力論理積100,101,102はすべてそれぞれの分周器310〜31
2の入力に対し“0"が入力され、すべての分周器310〜31
2は分周動作を行わない。マルチプレクサ320は選択した
クロック・ジェネレータ301の出力をOutに、すなわちfi
nがそのままクロック信号として出力される。
ロック出力foutにfinを分周しないクロック信号を出力
するように指定した場合、３入力論理和111、２入力論
理和112の出力はともに“0"になる。したがって、２入
力論理積100,101,102はすべてそれぞれの分周器310〜31
2の入力に対し“0"が入力され、すべての分周器310〜31
2は分周動作を行わない。マルチプレクサ320は選択した
クロック・ジェネレータ301の出力をOutに、すなわちfi
nがそのままクロック信号として出力される。
同様に、制御レジスタ321に対し“0100"が指定された
場合、３入力論理和111の出力は“1"になるため、初段
の分周器310は２入力論理積102により供給されるクロッ
ク入力を分周するが、２入力論理和112の出力は“0"と
なるため、論理積101,102は“0"を出力する。したがっ
て、２段目以降の分周器311,312は分周動作を行わな
い。制御レジスタ321に対し“0010"が指定された場合
は、論理積102のみが“0"を出力するため、３段目の分
周器312だけが分周動作を行わない。
場合、３入力論理和111の出力は“1"になるため、初段
の分周器310は２入力論理積102により供給されるクロッ
ク入力を分周するが、２入力論理和112の出力は“0"と
なるため、論理積101,102は“0"を出力する。したがっ
て、２段目以降の分周器311,312は分周動作を行わな
い。制御レジスタ321に対し“0010"が指定された場合
は、論理積102のみが“0"を出力するため、３段目の分
周器312だけが分周動作を行わない。
以上説明したように、本実施例ではマルチプレクサ32
0が入力として選択したクロック・ジェネレータ301、あ
るいは前段の分周器310〜312の出力をさらに分周する分
周器310〜312は分周動作を行わない。したがって、従来
の構成と比較し、finを４分周する場合、1/4・fin・Ｋ
分の電流を、finを２分周する場合3/4・fin・Ｋ分の電
流を、finを分周しない場合7/4・fin・Ｋ分の電流を節
減することができる。
0が入力として選択したクロック・ジェネレータ301、あ
るいは前段の分周器310〜312の出力をさらに分周する分
周器310〜312は分周動作を行わない。したがって、従来
の構成と比較し、finを４分周する場合、1/4・fin・Ｋ
分の電流を、finを２分周する場合3/4・fin・Ｋ分の電
流を、finを分周しない場合7/4・fin・Ｋ分の電流を節
減することができる。
なお、本実施例では分周段数を３段とし、分周比を1/
2,1/4,1/8に限定したが、本発明では、分周器の段数を
増やすことで、1/8以下の分周を行う分周回路は、容易
に実現可能である。
2,1/4,1/8に限定したが、本発明では、分周器の段数を
増やすことで、1/8以下の分周を行う分周回路は、容易
に実現可能である。
第２図は、本発明の第２の実施例の構成を示すブロッ
ク図である。第１図に示した第１の実施例の構成に対
し、２入力論理積100〜102のかわりに、半導体スイッチ
210〜212を使用すしている点が異なる。それぞれの半導
体スイッチは、第３図に示す構成となっている。すなわ
ち、入力inと出力outの間に置かれたCMOS型トランジス
タ210、出力outと接地電位に接続されたCMOSトランジス
タ211、CMOS型トランジスタ210のゲートに供給される制
御信号cntと論理電圧レベルを反転しCMOS型トランジス
タ211のゲートに供給するためのインバータ212で構成さ
れる。
ク図である。第１図に示した第１の実施例の構成に対
し、２入力論理積100〜102のかわりに、半導体スイッチ
210〜212を使用すしている点が異なる。それぞれの半導
体スイッチは、第３図に示す構成となっている。すなわ
ち、入力inと出力outの間に置かれたCMOS型トランジス
タ210、出力outと接地電位に接続されたCMOSトランジス
タ211、CMOS型トランジスタ210のゲートに供給される制
御信号cntと論理電圧レベルを反転しCMOS型トランジス
タ211のゲートに供給するためのインバータ212で構成さ
れる。
制御信号に“1"が与えられた場合、CMOS型トランジス
タ210はオンし、またCMOS型トランジスタ211はオフにな
るため、入力inに供給される信号はそのまま出力outに
出力される。一方、制御信号に“0"が与えられた場合、
CMOS型トランジスタ210はオフし、またCMOS型トランジ
スタ211がオンになるため、出力outは接地電位に接続さ
れ、“0"を出力することになる。
タ210はオンし、またCMOS型トランジスタ211はオフにな
るため、入力inに供給される信号はそのまま出力outに
出力される。一方、制御信号に“0"が与えられた場合、
CMOS型トランジスタ210はオフし、またCMOS型トランジ
スタ211がオンになるため、出力outは接地電位に接続さ
れ、“0"を出力することになる。
この半導体スイッチ210〜212は、機能的には第１図に
おける２入力論理積100〜102と同一の論理演算を行う。
ただし、２入力論理積100〜102の入力は、CMOS型トラン
ジスタのゲート端子に接続されるのに対し、半導体スイ
ッチ210〜212の入力inはCMOS型トランジスタのソース端
子に接続される。一般にMOS型トランジスタのゲート端
子に構造的な電気的容量Cgは、ソース端子およびドレイ
ン端子の電気的容量Cs,Cdの数倍にする。すなわち、同
じ周波数の信号を接続する場合、ゲート端子に接続より
ソース端子あるいはドレイン端子に接続した方が、消費
電流を数分の１に低減することができる。
おける２入力論理積100〜102と同一の論理演算を行う。
ただし、２入力論理積100〜102の入力は、CMOS型トラン
ジスタのゲート端子に接続されるのに対し、半導体スイ
ッチ210〜212の入力inはCMOS型トランジスタのソース端
子に接続される。一般にMOS型トランジスタのゲート端
子に構造的な電気的容量Cgは、ソース端子およびドレイ
ン端子の電気的容量Cs,Cdの数倍にする。すなわち、同
じ周波数の信号を接続する場合、ゲート端子に接続より
ソース端子あるいはドレイン端子に接続した方が、消費
電流を数分の１に低減することができる。
以上説明したように、本発明は、必要な分周器のみを
動作させ、不必要な分周器が動作することによって消費
される電流を低減することのできる効果を有する。特
に、低電力動作を目的とするマイクロプロセッサの内部
クロック発生回路、および周辺機能へ供給するクロック
発生回路に適用することで、効果が大である。
動作させ、不必要な分周器が動作することによって消費
される電流を低減することのできる効果を有する。特
に、低電力動作を目的とするマイクロプロセッサの内部
クロック発生回路、および周辺機能へ供給するクロック
発生回路に適用することで、効果が大である。
第１図は本発明の第１の実施例を説明するためのブロッ
ク図、第２図は本発明の第２の実施例を説明するための
ブロック図、第３図は本発明の第２の実施例で用いる半
導体スイッチの構成を示す回路図、第４図は従来例を説
明するためのブロック図である。 100〜102……２入力論理積、111……３入力論理和、112
……２入力論理和、200〜202……半導体スイッチ、210,
211……CMOS型トランジスタ、212……インバータ、301
……クロック・ジェネレータ、302……水晶振動子、310
〜312……1/2分周器、320……４入力マルチプレクサ、3
21……制御レジスタ。
ク図、第２図は本発明の第２の実施例を説明するための
ブロック図、第３図は本発明の第２の実施例で用いる半
導体スイッチの構成を示す回路図、第４図は従来例を説
明するためのブロック図である。 100〜102……２入力論理積、111……３入力論理和、112
……２入力論理和、200〜202……半導体スイッチ、210,
211……CMOS型トランジスタ、212……インバータ、301
……クロック・ジェネレータ、302……水晶振動子、310
〜312……1/2分周器、320……４入力マルチプレクサ、3
21……制御レジスタ。
Claims (1)
- 【請求項１】前段からのクロック信号を所定の分周器に
分周して出力する分周器を複数直列に接続した分周器群
を有するクロック分周回路において、前記複数の分周器
のそれぞれのクロック入力端に設けられ制御信号が活性
化状態の時は前段からのクロック信号を前記クロック入
力端に供給し前記制御信号が非活性化状態の時は前記前
段からのクロック信号を遮断する複数のクロック信号供
給制御手段と、前記複数の分周器のそれぞれの出力信号
を入力とし選択信号によりそのうち１つの信号を選択し
て出力する選択回路と、前記選択信号に応答して前記分
周器群のうち前記選択された信号を出力する分周器より
後段の分周器に対応する前記クロック信号供給制御手段
に対して非活性化状態の前記制御信号を供給する制御手
段とを有することを特徴とするクロック分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315801A JP2924023B2 (ja) | 1989-12-04 | 1989-12-04 | クロック分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315801A JP2924023B2 (ja) | 1989-12-04 | 1989-12-04 | クロック分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03175515A JPH03175515A (ja) | 1991-07-30 |
| JP2924023B2 true JP2924023B2 (ja) | 1999-07-26 |
Family
ID=18069717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315801A Expired - Fee Related JP2924023B2 (ja) | 1989-12-04 | 1989-12-04 | クロック分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924023B2 (ja) |
-
1989
- 1989-12-04 JP JP1315801A patent/JP2924023B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03175515A (ja) | 1991-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2912148B2 (ja) | プログラマブル周波数発生装置 | |
| US5974560A (en) | Information processor and information processing system utilizing clock signal | |
| JP2923882B2 (ja) | クロック供給回路を備える半導体集積回路 | |
| US5345109A (en) | Programmable clock circuit | |
| US5497263A (en) | Variable delay circuit and clock signal supply unit using the same | |
| KR960015134A (ko) | 전력 관리상태에 응답하여 다중 클럭된 회로를 클럭하는 클럭 제어기 | |
| CN101378258B (zh) | 一种模块化分频单元及分频器 | |
| JP3601961B2 (ja) | デュアル・モジュラス・プリスケーラ | |
| JP2004517542A (ja) | デジタル周波数乗算器 | |
| JPH0412842B2 (ja) | ||
| KR20080093930A (ko) | 다중-속도 링 발진기 | |
| US6985041B2 (en) | Clock generating circuit and method | |
| US4722070A (en) | Multiple oscillation switching circuit | |
| JPH0210768A (ja) | 半導体チツプ | |
| JP2924023B2 (ja) | クロック分周回路 | |
| EP0403047B1 (en) | A frequency divider circuit | |
| US20050280449A1 (en) | Apparatus and method for high frequency state machine divider with low power consumption | |
| JPH1198007A (ja) | 分周回路 | |
| US7010714B1 (en) | Prescaler architecture capable of non integer division | |
| JPS6356565B2 (ja) | ||
| JP2002517935A (ja) | 異なる周波数のクロック信号を生成するための同調可能なディジタル発振器回路及び方法 | |
| JP2004129198A (ja) | ジッター発生回路及び半導体装置 | |
| JP2011040934A (ja) | 分周回路 | |
| KR920003040Y1 (ko) | 클럭 분주 선택회로 | |
| JP2621205B2 (ja) | 分周回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090507 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |