JP2923882B2 - クロック供給回路を備える半導体集積回路 - Google Patents
クロック供給回路を備える半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はクロック信号（以
下、クロックと略称する）で動作される半導体集積回路
に関し、特にそのクロック供給回路を一体に内蔵した半
導体集積回路に関する。
下、クロックと略称する）で動作される半導体集積回路
に関し、特にそのクロック供給回路を一体に内蔵した半
導体集積回路に関する。
【０００２】
【従来の技術】シングルマイクロチップコンピュータの
ようなクロックで動作される半導体集積回路では、回路
内に設けられた複数の周辺回路の動作に対応したクロッ
クが必要とされるため、外部から入力されるクロックを
各周辺回路で必要とされる周波数のクロックに変換して
供給することが必要となる。例えば、特開平３−２８６
２１３号公報に記載の技術では、図１１に示されるよう
に、半導体集積回路１Ａは、第１、第２、第３、第４の
各周辺回路５Ａ，５Ｂ，５Ｃ，５Ｄと、外部クロックが
供給されるクロック供給端子２と、この供給されたクロ
ックを前記各周辺回路５Ａ，５Ｂ，５Ｃ，５Ｄのそれぞ
れに供給するためのクロック供給回路３Ｘとで構成さ
れ、各周辺回路５Ａ〜５Ｄとクロック供給回路３Ｘとを
それぞれ配線９で接続している。図１２は前記クロック
供給回路３Ｘのブロック図である。クロック供給回路３
Ｘは複数個の１／２分周回路３３とクロックドライバ３
４から構成されており、各クロックドライバ３４は、各
クロックの負荷容量に応じた電流駆動能力を持ってい
る。
ようなクロックで動作される半導体集積回路では、回路
内に設けられた複数の周辺回路の動作に対応したクロッ
クが必要とされるため、外部から入力されるクロックを
各周辺回路で必要とされる周波数のクロックに変換して
供給することが必要となる。例えば、特開平３−２８６
２１３号公報に記載の技術では、図１１に示されるよう
に、半導体集積回路１Ａは、第１、第２、第３、第４の
各周辺回路５Ａ，５Ｂ，５Ｃ，５Ｄと、外部クロックが
供給されるクロック供給端子２と、この供給されたクロ
ックを前記各周辺回路５Ａ，５Ｂ，５Ｃ，５Ｄのそれぞ
れに供給するためのクロック供給回路３Ｘとで構成さ
れ、各周辺回路５Ａ〜５Ｄとクロック供給回路３Ｘとを
それぞれ配線９で接続している。図１２は前記クロック
供給回路３Ｘのブロック図である。クロック供給回路３
Ｘは複数個の１／２分周回路３３とクロックドライバ３
４から構成されており、各クロックドライバ３４は、各
クロックの負荷容量に応じた電流駆動能力を持ってい
る。
【０００３】この半導件集積回路１Ａでは、クロック供
給端子２から供給されたクロックは、クロック供給回路
３Ｘにおいて縦続接続された各１／２分周回路３３から
の出力を選択的に取り出すことで、１／２，１／４，１
／８，１／１６，１／３２，１／６４，１／１２８の分
周比の分周クロックに分周される。分周されたクロック
はクロック供給回路３Ｘから前記配線を通して前記各周
辺回路５Ａ〜５Ｄでそれぞれ必要とされるクロックとし
て供給される。
給端子２から供給されたクロックは、クロック供給回路
３Ｘにおいて縦続接続された各１／２分周回路３３から
の出力を選択的に取り出すことで、１／２，１／４，１
／８，１／１６，１／３２，１／６４，１／１２８の分
周比の分周クロックに分周される。分周されたクロック
はクロック供給回路３Ｘから前記配線を通して前記各周
辺回路５Ａ〜５Ｄでそれぞれ必要とされるクロックとし
て供給される。
【０００４】また、これとは異なるクロック供給回路を
備える半導体集積回路１Ｂとして、図１３に示すものが
ある。この回路では、複数個の周辺ブロック４Ａ，４
Ｂ，４Ｃ，４Ｄのそれぞれに周辺回路５Ａ，５Ｂ，５
Ｃ，５Ｄと、クロック供給回路６Ａ，６Ｂ，６Ｃ，６Ｄ
が設けられている。そして、各ブロックのクロック供給
回路は配線１０およびクロックドライバ８を介してクロ
ック供給端子２に接続されている。この半導体集積回路
では、クロック供給端子２から供給されたクロックは各
周辺ブロック４Ａ，４Ｂ，４Ｃ，４Ｄの各クロック供給
回路６Ａ，６Ｂ，６Ｃ，６Ｄで、各周辺回路５Ａ，５
Ｂ，５Ｃ，５Ｄで必要な分周比の分周クロックに分周さ
れて供給される。
備える半導体集積回路１Ｂとして、図１３に示すものが
ある。この回路では、複数個の周辺ブロック４Ａ，４
Ｂ，４Ｃ，４Ｄのそれぞれに周辺回路５Ａ，５Ｂ，５
Ｃ，５Ｄと、クロック供給回路６Ａ，６Ｂ，６Ｃ，６Ｄ
が設けられている。そして、各ブロックのクロック供給
回路は配線１０およびクロックドライバ８を介してクロ
ック供給端子２に接続されている。この半導体集積回路
では、クロック供給端子２から供給されたクロックは各
周辺ブロック４Ａ，４Ｂ，４Ｃ，４Ｄの各クロック供給
回路６Ａ，６Ｂ，６Ｃ，６Ｄで、各周辺回路５Ａ，５
Ｂ，５Ｃ，５Ｄで必要な分周比の分周クロックに分周さ
れて供給される。
【０００５】
【発明が解決しようとする課題】前記した図１１に示し
た従来の第１の技術の半導体集積回路では、１つのクロ
ック供給回路３Ｘから各周辺回路５Ａ〜５Ｄに対してそ
れぞれ異なる分周比のクロックをそれぞれ独立した配線
を介して供給しているため、クロックを伝送するための
配線長が長くなり、半導体集積回路の高集積化の障害と
なる。また、高い周波数のクロックを伝送するための配
線も長くなり、しかもクロック供給回路におけるファン
アウトが多いため、スイッチング電流が大きくなるとい
う問題がある。また、図１３に示した従来の第２の技術
の半導体集積回路では、前記した配線長の問題は緩和さ
れるが、クロックドライバ８からは各周辺回路５Ａ〜５
Ｄで使用する最も高い周波数のクロックを各周辺ブロッ
ク４Ａ〜４Ｄに供給し、各周辺ブロックのクロック供給
回路６Ａ〜６Ｄにおいて分周を行っているため、各周辺
ブロックで使用する高い周波数のクロックの配線が長
く、かつファンアウトが多くなり、前記と同様にスイッ
チング電流が大きくなるという問題がある。
た従来の第１の技術の半導体集積回路では、１つのクロ
ック供給回路３Ｘから各周辺回路５Ａ〜５Ｄに対してそ
れぞれ異なる分周比のクロックをそれぞれ独立した配線
を介して供給しているため、クロックを伝送するための
配線長が長くなり、半導体集積回路の高集積化の障害と
なる。また、高い周波数のクロックを伝送するための配
線も長くなり、しかもクロック供給回路におけるファン
アウトが多いため、スイッチング電流が大きくなるとい
う問題がある。また、図１３に示した従来の第２の技術
の半導体集積回路では、前記した配線長の問題は緩和さ
れるが、クロックドライバ８からは各周辺回路５Ａ〜５
Ｄで使用する最も高い周波数のクロックを各周辺ブロッ
ク４Ａ〜４Ｄに供給し、各周辺ブロックのクロック供給
回路６Ａ〜６Ｄにおいて分周を行っているため、各周辺
ブロックで使用する高い周波数のクロックの配線が長
く、かつファンアウトが多くなり、前記と同様にスイッ
チング電流が大きくなるという問題がある。
【０００６】本発明の目的は、スイッチング電流を低減
し、低消費電力のクロック供給回路を備える半導体集積
回路提供することにある。
し、低消費電力のクロック供給回路を備える半導体集積
回路提供することにある。
【０００７】
【課題を解決するための手段】本発明は、外部から供給
されるクロックを分周する分周回路と、その分周された
分周クロックで動作される複数個の周辺回路を備える半
導体集積回路において、前記複数個の各周辺回路におい
て要求される分周クロックのうち、最も高い周波数の分
周クロックを生成することが可能な第１のクロック供給
回路と、前記第１のクロック供給回路の分周クロックか
ら前記複数個の各周辺回路で要求される分周クロックを
生成する第２のクロック供給回路とを備える。ここで、
前記第１のクロック供給回路は、前記複数個の周辺回路
の全てに共通な１つのクロック供給回路として構成さ
れ、前記第２のクロック供給回路は前記各周辺回路のそ
れぞれに対応して設けられ、それぞれが各対応する周辺
回路に必要とされる分周クロックを生成する構成とされ
る。
されるクロックを分周する分周回路と、その分周された
分周クロックで動作される複数個の周辺回路を備える半
導体集積回路において、前記複数個の各周辺回路におい
て要求される分周クロックのうち、最も高い周波数の分
周クロックを生成することが可能な第１のクロック供給
回路と、前記第１のクロック供給回路の分周クロックか
ら前記複数個の各周辺回路で要求される分周クロックを
生成する第２のクロック供給回路とを備える。ここで、
前記第１のクロック供給回路は、前記複数個の周辺回路
の全てに共通な１つのクロック供給回路として構成さ
れ、前記第２のクロック供給回路は前記各周辺回路のそ
れぞれに対応して設けられ、それぞれが各対応する周辺
回路に必要とされる分周クロックを生成する構成とされ
る。
【０００８】本発明の第１の形態としては、第１のクロ
ック供給回路からの分周クロックがそれぞれ前記各第２
のクロック供給回路に並列に供給され、各第２のクロッ
ク供給回路からはそれぞれ対応する周辺回路に分周クロ
ックが供給される構成とされる。また、本発明の第２の
形態としては、各第２のクロック供給回路は縦続状態に
接続され、第１のクロック供給回路からの分周クロック
が、第１の周辺回路に対応する第１段の第２のクロック
供給回路に供給され、この第２のクロック供給回路から
の分周クロックが第２の周辺回路に対応する第２段の第
２のクロック供給回路に供給され、以下第ｎ段の第２の
クロック供給回路からの分周クロックが第ｎ＋１段の第
２のクロック供給回路に順次供給される構成とされる。
さらに、本発明の第３の形態としては、複数個の周辺回
路は、当該周辺回路の数よりも小さい数毎にまとめられ
た複数のブロックとして構成され、前記第２のクロック
供給回路は前記複数のブロックにそれぞれ対応して設け
られ、かつ各第２のクロック供給回路は自身が対応する
ブロック内の各周辺回路に対してそれぞれ分周クロック
を供給する構成とされる。
ック供給回路からの分周クロックがそれぞれ前記各第２
のクロック供給回路に並列に供給され、各第２のクロッ
ク供給回路からはそれぞれ対応する周辺回路に分周クロ
ックが供給される構成とされる。また、本発明の第２の
形態としては、各第２のクロック供給回路は縦続状態に
接続され、第１のクロック供給回路からの分周クロック
が、第１の周辺回路に対応する第１段の第２のクロック
供給回路に供給され、この第２のクロック供給回路から
の分周クロックが第２の周辺回路に対応する第２段の第
２のクロック供給回路に供給され、以下第ｎ段の第２の
クロック供給回路からの分周クロックが第ｎ＋１段の第
２のクロック供給回路に順次供給される構成とされる。
さらに、本発明の第３の形態としては、複数個の周辺回
路は、当該周辺回路の数よりも小さい数毎にまとめられ
た複数のブロックとして構成され、前記第２のクロック
供給回路は前記複数のブロックにそれぞれ対応して設け
られ、かつ各第２のクロック供給回路は自身が対応する
ブロック内の各周辺回路に対してそれぞれ分周クロック
を供給する構成とされる。
【０００９】
（第１の実施形態）次に、本発明の第１の実施形態につ
いて図面を参照して説明する。図１は本発明の第１の実
施形態の半導体集積回路のブロック図である。同図にお
いて、１は半導体集積回路であり、外部からクロックが
供給されるクロック供給端子２と、前記クロック供給端
子２から供給されたクロックを分周する第１のクロック
供給回路３と、第１、第２、第３、第４の各周辺ブロッ
ク４Ａ，４Ｂ，４Ｃ，４Ｄから構成される。前記第１、
第２、第３、第４の各周辺ブロック４Ａ，４Ｂ，４Ｃ，
４Ｄは、タイマやシリアルインターフェイスなどの第
１、第２、第３、第４の各周辺回路５Ａ，５Ｂ，５Ｃ，
５Ｄと、前記クロック供給回路３から受け取ったクロッ
クを分周する第２のクロック供給回路６Ａ，６Ｂ，６
Ｃ，６Ｄから構成される。ここで、第１の周辺回路５Ａ
は外部入力クロックｆｘに対し、ｆｘ／２，ｆｘ／４，
ｆｘ／８，ｆｘ／１６の分周クロックで動作し、第２の
周辺回路５Ｂは、ｆｘ／４，ｆｘ／８，ｆｘ／１６，ｆ
ｘ／３２の分周クロックで動作し、第３の周辺回路５Ｃ
は、ｆｘ／８，ｆｘ／１６，ｆｘ／３２，ｆｘ／６４の
分周クロックで動作し、さらに、第４の周辺回路５Ｄ
は、ｆｘ／１６，ｆｘ／３２，ｆｘ／６４，ｆｘ／１２
８の分周クロックで動作するものとする。そして、前記
第１のクロック供給回路３から各周辺ブロック４Ａ，４
Ｂ，４Ｃ，４Ｄに第１のクロック供給回路３で分周した
クロックを供給するための配線７Ａ，７Ｂ，７Ｃ，７Ｄ
がそれぞれ１本ずつ接続されており、それぞれの配線７
Ａ，７Ｂ，７Ｃ，７Ｄには各周辺回路５Ａ，５Ｂ，５
Ｃ，５Ｄで使用する最高速（高い周波数ｆｘ／２，ｆｘ
／４，ｆｘ／８，ｆｘ／１６）のクロックのみ供給して
いる。
いて図面を参照して説明する。図１は本発明の第１の実
施形態の半導体集積回路のブロック図である。同図にお
いて、１は半導体集積回路であり、外部からクロックが
供給されるクロック供給端子２と、前記クロック供給端
子２から供給されたクロックを分周する第１のクロック
供給回路３と、第１、第２、第３、第４の各周辺ブロッ
ク４Ａ，４Ｂ，４Ｃ，４Ｄから構成される。前記第１、
第２、第３、第４の各周辺ブロック４Ａ，４Ｂ，４Ｃ，
４Ｄは、タイマやシリアルインターフェイスなどの第
１、第２、第３、第４の各周辺回路５Ａ，５Ｂ，５Ｃ，
５Ｄと、前記クロック供給回路３から受け取ったクロッ
クを分周する第２のクロック供給回路６Ａ，６Ｂ，６
Ｃ，６Ｄから構成される。ここで、第１の周辺回路５Ａ
は外部入力クロックｆｘに対し、ｆｘ／２，ｆｘ／４，
ｆｘ／８，ｆｘ／１６の分周クロックで動作し、第２の
周辺回路５Ｂは、ｆｘ／４，ｆｘ／８，ｆｘ／１６，ｆ
ｘ／３２の分周クロックで動作し、第３の周辺回路５Ｃ
は、ｆｘ／８，ｆｘ／１６，ｆｘ／３２，ｆｘ／６４の
分周クロックで動作し、さらに、第４の周辺回路５Ｄ
は、ｆｘ／１６，ｆｘ／３２，ｆｘ／６４，ｆｘ／１２
８の分周クロックで動作するものとする。そして、前記
第１のクロック供給回路３から各周辺ブロック４Ａ，４
Ｂ，４Ｃ，４Ｄに第１のクロック供給回路３で分周した
クロックを供給するための配線７Ａ，７Ｂ，７Ｃ，７Ｄ
がそれぞれ１本ずつ接続されており、それぞれの配線７
Ａ，７Ｂ，７Ｃ，７Ｄには各周辺回路５Ａ，５Ｂ，５
Ｃ，５Ｄで使用する最高速（高い周波数ｆｘ／２，ｆｘ
／４，ｆｘ／８，ｆｘ／１６）のクロックのみ供給して
いる。
【００１０】図２（Ａ）は前記第１のクロック供給回路
３のブロック図であり、入力されるクロックを１／２分
周する４個の分周回路３１ａ〜３１ｄが縦続接続されて
おり、各分周回路の接続端と終段の分周回路の出力端に
はそれぞれクロックドライバ３２ａ〜３２ｄが接続され
ている。前記クロックドライバ３２ａ〜３２ｄは、次投
の負荷容量で電流駆動能力が決定される。この第１のク
ロック供給回路３では、各１／２分周回路３１ａ〜３１
ｄにより、入力クロックｆｘをそれぞれｆｘ／２，ｆｘ
／４，ｆｘ／８，ｆｘ／１６に分周し、これらのクロッ
クをそれぞれ配線７Ａ，７Ｂ，７Ｃ，７Ｄにより各周辺
ブロック４Ａ，４Ｂ，４Ｃ，４Ｄの各第２クロック供給
回路６Ａ，６Ｂ，６Ｃ，６Ｄに供給する。
３のブロック図であり、入力されるクロックを１／２分
周する４個の分周回路３１ａ〜３１ｄが縦続接続されて
おり、各分周回路の接続端と終段の分周回路の出力端に
はそれぞれクロックドライバ３２ａ〜３２ｄが接続され
ている。前記クロックドライバ３２ａ〜３２ｄは、次投
の負荷容量で電流駆動能力が決定される。この第１のク
ロック供給回路３では、各１／２分周回路３１ａ〜３１
ｄにより、入力クロックｆｘをそれぞれｆｘ／２，ｆｘ
／４，ｆｘ／８，ｆｘ／１６に分周し、これらのクロッ
クをそれぞれ配線７Ａ，７Ｂ，７Ｃ，７Ｄにより各周辺
ブロック４Ａ，４Ｂ，４Ｃ，４Ｄの各第２クロック供給
回路６Ａ，６Ｂ，６Ｃ，６Ｄに供給する。
【００１１】図２（Ｂ）は前記第２のクロック供給回路
６Ａ〜６Ｄのそれぞれのブロック図であり、入力される
クロックを１／２分周する３個の分周回路６１ａ，６１
ｂ，６１ｃが縦続接続されており、各分周回路の接続端
と終段の分周回路の出力端にはそれぞれクロックドライ
バ６２ａ〜６２ｄが接続されている。この第２のクロッ
ク供給回路６Ａ〜６Ｄでは、入力されるクロックをそれ
ぞれ１／２，１／４，１／８に分周し、それぞれの周辺
ブロック４Ａ〜４Ｄの各周辺回路５Ａ〜５Ｄに供給す
る。
６Ａ〜６Ｄのそれぞれのブロック図であり、入力される
クロックを１／２分周する３個の分周回路６１ａ，６１
ｂ，６１ｃが縦続接続されており、各分周回路の接続端
と終段の分周回路の出力端にはそれぞれクロックドライ
バ６２ａ〜６２ｄが接続されている。この第２のクロッ
ク供給回路６Ａ〜６Ｄでは、入力されるクロックをそれ
ぞれ１／２，１／４，１／８に分周し、それぞれの周辺
ブロック４Ａ〜４Ｄの各周辺回路５Ａ〜５Ｄに供給す
る。
【００１２】このように構成された第１の実施形態の半
導体集積回路の動作を説明する。図３（Ａ）は第１のク
ロック供給回路３のタイミング図である。半導体集積回
路１のクロック供給端子２から入力されたクロック
（ａ）は第１のクロック供給回路３において、まず初段
の１／２分周回路３１ａにより１／２に分周された
（ｂ）のクロックに、また２段目の１／２分周回路３１
ｂで１／４に分周された（ｃ）のクロックに、また３段
目の１／２分周回路３１ｃで１／８に分周された（ｄ）
のクロックに、さらに４段目の１／２分周回路３１ｄに
より１／１６に分周された（ｅ）のクロックに分周され
る。このため、配線７Ａ，７Ｂ，７Ｃ，７Ｄを介してそ
れぞれ接続されている周辺ブロック４Ａ，４Ｂ，４Ｃ，
４Ｄには、各周辺回路５Ａ，５Ｂ，５Ｃ，５Ｄで使用す
る最高速のクロックのみがそれぞれ供給されることにな
る。
導体集積回路の動作を説明する。図３（Ａ）は第１のク
ロック供給回路３のタイミング図である。半導体集積回
路１のクロック供給端子２から入力されたクロック
（ａ）は第１のクロック供給回路３において、まず初段
の１／２分周回路３１ａにより１／２に分周された
（ｂ）のクロックに、また２段目の１／２分周回路３１
ｂで１／４に分周された（ｃ）のクロックに、また３段
目の１／２分周回路３１ｃで１／８に分周された（ｄ）
のクロックに、さらに４段目の１／２分周回路３１ｄに
より１／１６に分周された（ｅ）のクロックに分周され
る。このため、配線７Ａ，７Ｂ，７Ｃ，７Ｄを介してそ
れぞれ接続されている周辺ブロック４Ａ，４Ｂ，４Ｃ，
４Ｄには、各周辺回路５Ａ，５Ｂ，５Ｃ，５Ｄで使用す
る最高速のクロックのみがそれぞれ供給されることにな
る。
【００１３】各周辺ブロックに供給されたクロックはそ
れぞれ第２のクロック供給回路６Ａ〜６Ｄに入力される
が、図３（Ｂ）に第２のクロック供給回路６Ａ〜６Ｄの
タイミング図を示すように、各周辺ブロック４Ａ，４
Ｂ，４Ｃ，４Ｄに供給されたクロックは、１段目の１／
２分周回路６１ａで、入力クロック（ａ）の１／２分周
された（ｂ）のクロックに、また２段目の１／２分周回
路６１ｂで１／４分周された（ｃ）のクロックに、さら
に３段目の１／２分周回路６１ｃで１／８分周された
（ｄ）のクロックに分周され各周辺回路５Ａ，５Ｂ，５
Ｃ，５Ｄに供給される。
れぞれ第２のクロック供給回路６Ａ〜６Ｄに入力される
が、図３（Ｂ）に第２のクロック供給回路６Ａ〜６Ｄの
タイミング図を示すように、各周辺ブロック４Ａ，４
Ｂ，４Ｃ，４Ｄに供給されたクロックは、１段目の１／
２分周回路６１ａで、入力クロック（ａ）の１／２分周
された（ｂ）のクロックに、また２段目の１／２分周回
路６１ｂで１／４分周された（ｃ）のクロックに、さら
に３段目の１／２分周回路６１ｃで１／８分周された
（ｄ）のクロックに分周され各周辺回路５Ａ，５Ｂ，５
Ｃ，５Ｄに供給される。
【００１４】次に、前記第１の実施形態形態の半導体集
積回路におけるスイッチング電流について、従来構成の
半導体集積回路との比較を行う。一般にＣＭＯＳ論理Ｌ
ＳＩのスイッチング電流は次式（１）で表すことができ
る。 ｉ≡ｆ×Ｃ …（１） ｉはスイッチング電流、ｆは動作周波数、Ｃは負荷容量
である。（１）式を用いると従来の第１の技術のクロッ
ク供給回路におけるスイッチング電流は以下のように算
出できる。図１４は図１１に示した半導体集積回路１Ａ
のスイッチング電流を算出するための半導体集積回路の
等価回路である。３４はクロック供給回路３Ｘのクロッ
クドライバ、Ｃｌはクロックを供給する配線９の負荷容
量で、それぞれの配線長を同じであると仮定している。
また、Ｃｇは周辺回路５Ａ〜５Ｄの各トランジスタのゲ
ート容量であるとする。
積回路におけるスイッチング電流について、従来構成の
半導体集積回路との比較を行う。一般にＣＭＯＳ論理Ｌ
ＳＩのスイッチング電流は次式（１）で表すことができ
る。 ｉ≡ｆ×Ｃ …（１） ｉはスイッチング電流、ｆは動作周波数、Ｃは負荷容量
である。（１）式を用いると従来の第１の技術のクロッ
ク供給回路におけるスイッチング電流は以下のように算
出できる。図１４は図１１に示した半導体集積回路１Ａ
のスイッチング電流を算出するための半導体集積回路の
等価回路である。３４はクロック供給回路３Ｘのクロッ
クドライバ、Ｃｌはクロックを供給する配線９の負荷容
量で、それぞれの配線長を同じであると仮定している。
また、Ｃｇは周辺回路５Ａ〜５Ｄの各トランジスタのゲ
ート容量であるとする。
【００１５】前記（１）式によると、周波数ｆｘ／２の
クロック供給回路のスイッチング電流は次式で表され
る。 ｉ・ｆｘ／2 ≡（ｆ／２）×（Ｃｌ＋Ｃｇ） …（２） 同様に、周波数ｆｘ／４，ｆｘ／８，ｆｘ／１６，ｆｘ
／３２，ｆｘ／６４，ｆｘ／１２８のクロック供給回路
のスイッチング電流はそれぞれ（３），（４），
（５），（６），（７），（８）式で表される¢ ｉ・ｆｘ／4 ≡（ｆ／４）×（Ｃｌ＋Ｃｇ） …（３） ｉ・ｆｘ／8 ≡（ｆ／８）×（Ｃｌ＋Ｃｇ） …（４） ｉ・ｆｘ／16 ≡（ｆ／16）×（Ｃｌ＋Ｃｇ） …（５） ｉ・ｆｘ／32 ≡（ｆ／32）×（Ｃｌ＋Ｃｇ） …（６） ｉ・ｆｘ／64 ≡（ｆ／64）×（Ｃｌ＋Ｃｇ） …（７） ｉ・ｆｘ／128 ≡（ｆ／128 ）×（Ｃｌ＋Ｃｇ） …（８） したがって、図１１に示した半導体集積回路におけるス
イッチング電流は以下のように算出できる。 ｉ≡ｉ・ｆｘ／２＋ｉｆｘ／４＋ｉ・ｆｘ／８＋ｉ・ｆｘ／１６＋ｉ・ｆｘ／３ ２ ＋ｉ・ｆｘ／６４＋ｉ・ｆｘ／１２８≡0.99×ｆ×（Ｃｌ＋Ｃｇ） …（９）
クロック供給回路のスイッチング電流は次式で表され
る。 ｉ・ｆｘ／2 ≡（ｆ／２）×（Ｃｌ＋Ｃｇ） …（２） 同様に、周波数ｆｘ／４，ｆｘ／８，ｆｘ／１６，ｆｘ
／３２，ｆｘ／６４，ｆｘ／１２８のクロック供給回路
のスイッチング電流はそれぞれ（３），（４），
（５），（６），（７），（８）式で表される¢ ｉ・ｆｘ／4 ≡（ｆ／４）×（Ｃｌ＋Ｃｇ） …（３） ｉ・ｆｘ／8 ≡（ｆ／８）×（Ｃｌ＋Ｃｇ） …（４） ｉ・ｆｘ／16 ≡（ｆ／16）×（Ｃｌ＋Ｃｇ） …（５） ｉ・ｆｘ／32 ≡（ｆ／32）×（Ｃｌ＋Ｃｇ） …（６） ｉ・ｆｘ／64 ≡（ｆ／64）×（Ｃｌ＋Ｃｇ） …（７） ｉ・ｆｘ／128 ≡（ｆ／128 ）×（Ｃｌ＋Ｃｇ） …（８） したがって、図１１に示した半導体集積回路におけるス
イッチング電流は以下のように算出できる。 ｉ≡ｉ・ｆｘ／２＋ｉｆｘ／４＋ｉ・ｆｘ／８＋ｉ・ｆｘ／１６＋ｉ・ｆｘ／３ ２ ＋ｉ・ｆｘ／６４＋ｉ・ｆｘ／１２８≡0.99×ｆ×（Ｃｌ＋Ｃｇ） …（９）
【００１６】一方、図１３に示した従来の第２の技術の
半導体集積回路１Ｂにおけるスイッチング電流を算出す
る。図１５は図１３の半導体集積回路１Ｂのスイッチン
グ電流を算出するための半導体集積回路の等価回路であ
る。８はクロックドライバ、Ｃｌは配線１０の負荷容量
であるとする。また、Ｃｇはクロック供給回路６Ａ〜６
Ｄのトランジスタのゲート容量であるとする。この半導
体集積回路におけるスイッチング電流は以下のように算
出される。 ｉ≡４×ｆ×（Ｃｌ＋Ｃｇ） …（１０）
半導体集積回路１Ｂにおけるスイッチング電流を算出す
る。図１５は図１３の半導体集積回路１Ｂのスイッチン
グ電流を算出するための半導体集積回路の等価回路であ
る。８はクロックドライバ、Ｃｌは配線１０の負荷容量
であるとする。また、Ｃｇはクロック供給回路６Ａ〜６
Ｄのトランジスタのゲート容量であるとする。この半導
体集積回路におけるスイッチング電流は以下のように算
出される。 ｉ≡４×ｆ×（Ｃｌ＋Ｃｇ） …（１０）
【００１７】これに対し、図１に示した第１の実施形態
の半導体集積回路におけるスイッチング電流を算出す
る。図４は本発明の図１に示した半導体集積回路のスイ
ッチング電流を算出するための半導体集積回路の等価回
路である。３２ａ〜３２ｄは第一のクロック供給回路３
のクロックドライバ、Ｃｌはそれぞれ配線７Ａ，７Ｂ，
７Ｃ，７Ｄの負荷容量であるとする。また、Ｃｇは周辺
ブロック４Ａ，４Ｂ，４Ｃ，４Ｄの第２のクロック供給
回路５Ａ〜５Ｄのトランジスタのゲート容量であるとす
る。ここで、周波数ｆｘ／２，ｆｘ／４，ｆｘ／８，ｆ
ｘ／１６のクロック供給回路におけるスイッチング電流
は以下のようになる。 ｉ・ｆｘ／2 ≡ｆ／２×（Ｃｌ＋Ｃｇ） …（１１） ｉ・ｆｘ／4 ≡ｆ／４×（Ｃｌ＋Ｃｇ） …（１２） ｉ・ｆｘ／8 ≡ｆ／８×（Ｃｌ＋Ｃｇ） …（１３） ｉ・ｆｘ／16 ≡ｆ／１６×（Ｃｌ＋Ｃｇ） …（１４） これから、合計したスイッチング電流は以下のようにな
る。 ｉ≡ｉ・ｆｘ／２＋ｉ・ｆｘ／４＋ｉ・ｆｘ／８＋ｉ・ｆｘ／１６≡0.94×ｆ× （Ｃｌ＋Ｃｇ） …（１５） これら、式（９）、式（１０）、式（１５）から本発明
の第１の実施の形態の半導体集積回路のスイッチング電
流は、従来の第１の技術の半導体集積回路に比べて約９
４％、従来の第２の技術の半導体集積回路に比べて約２
４％に減少していることがわかる。
の半導体集積回路におけるスイッチング電流を算出す
る。図４は本発明の図１に示した半導体集積回路のスイ
ッチング電流を算出するための半導体集積回路の等価回
路である。３２ａ〜３２ｄは第一のクロック供給回路３
のクロックドライバ、Ｃｌはそれぞれ配線７Ａ，７Ｂ，
７Ｃ，７Ｄの負荷容量であるとする。また、Ｃｇは周辺
ブロック４Ａ，４Ｂ，４Ｃ，４Ｄの第２のクロック供給
回路５Ａ〜５Ｄのトランジスタのゲート容量であるとす
る。ここで、周波数ｆｘ／２，ｆｘ／４，ｆｘ／８，ｆ
ｘ／１６のクロック供給回路におけるスイッチング電流
は以下のようになる。 ｉ・ｆｘ／2 ≡ｆ／２×（Ｃｌ＋Ｃｇ） …（１１） ｉ・ｆｘ／4 ≡ｆ／４×（Ｃｌ＋Ｃｇ） …（１２） ｉ・ｆｘ／8 ≡ｆ／８×（Ｃｌ＋Ｃｇ） …（１３） ｉ・ｆｘ／16 ≡ｆ／１６×（Ｃｌ＋Ｃｇ） …（１４） これから、合計したスイッチング電流は以下のようにな
る。 ｉ≡ｉ・ｆｘ／２＋ｉ・ｆｘ／４＋ｉ・ｆｘ／８＋ｉ・ｆｘ／１６≡0.94×ｆ× （Ｃｌ＋Ｃｇ） …（１５） これら、式（９）、式（１０）、式（１５）から本発明
の第１の実施の形態の半導体集積回路のスイッチング電
流は、従来の第１の技術の半導体集積回路に比べて約９
４％、従来の第２の技術の半導体集積回路に比べて約２
４％に減少していることがわかる。
【００１８】 （第２の実施形態） 次に、本発明の第２の実施の形態について説明する。図
５は本発明の第２の実施の形態を示す半導体集積回路の
ブロック図であり、図１の第１の実施形態と等価な部分
には同一符号を付してある。ここで、第１のクロック供
給回路３Ａは第１の周辺ブロック４Ａに対してのみ配線
７Ａで接続されており、第１のクロック供給回路３Ａ
は、クロック供給端子２から供給されるクロックを分周
し、第１の周辺ブロック４Ａにのみ供給している。そし
て、前記第１の周辺ブロック４Ａの第２のクロック供給
回路６Ａは第１の周辺回路５Ａに分周クロックを供給す
るとともに、第２の周辺ブロック４Ｂに配線７１Ａで接
続されており、この第２のクロック供給回路６Ａから第
２の周辺ブロック４Ｂに分周クロックを供給できるよう
になっている。以下、同様に第２の周辺ブロック４Ｂの
第２のクロック供給回路６Ｂからの分周クロックは第２
の周辺回路５Ｂに供給するとともに、配線７１Ｂにより
第３の周辺ブロック４Ｃに供給する。さらに、その第２
のクロック供給回路６Ｃからの分周クロックは第３の周
辺ブロック４Ｃの第３の周辺回路５Ｃに供給するととも
に、配線７１Ｃにより第４の周辺ブロック４Ｄに供給
し、かつその第２のクロック供給回路６Ｄから第４の周
辺回路５Ｄに供給する。
５は本発明の第２の実施の形態を示す半導体集積回路の
ブロック図であり、図１の第１の実施形態と等価な部分
には同一符号を付してある。ここで、第１のクロック供
給回路３Ａは第１の周辺ブロック４Ａに対してのみ配線
７Ａで接続されており、第１のクロック供給回路３Ａ
は、クロック供給端子２から供給されるクロックを分周
し、第１の周辺ブロック４Ａにのみ供給している。そし
て、前記第１の周辺ブロック４Ａの第２のクロック供給
回路６Ａは第１の周辺回路５Ａに分周クロックを供給す
るとともに、第２の周辺ブロック４Ｂに配線７１Ａで接
続されており、この第２のクロック供給回路６Ａから第
２の周辺ブロック４Ｂに分周クロックを供給できるよう
になっている。以下、同様に第２の周辺ブロック４Ｂの
第２のクロック供給回路６Ｂからの分周クロックは第２
の周辺回路５Ｂに供給するとともに、配線７１Ｂにより
第３の周辺ブロック４Ｃに供給する。さらに、その第２
のクロック供給回路６Ｃからの分周クロックは第３の周
辺ブロック４Ｃの第３の周辺回路５Ｃに供給するととも
に、配線７１Ｃにより第４の周辺ブロック４Ｄに供給
し、かつその第２のクロック供給回路６Ｄから第４の周
辺回路５Ｄに供給する。
【００１９】ここで、前記第１のクロック供給回路３Ａ
は、図６に示すように、１個の１／２分周回路３１ｅ
と、その入力端と出力端にそれぞれ接続されたクロック
ドライバ３２ｅ，３２ｆから構成されている。また、前
記第２のクロック供給回路６Ａ〜６Ｄは図２（Ｂ）に示
した構成と同じである。
は、図６に示すように、１個の１／２分周回路３１ｅ
と、その入力端と出力端にそれぞれ接続されたクロック
ドライバ３２ｅ，３２ｆから構成されている。また、前
記第２のクロック供給回路６Ａ〜６Ｄは図２（Ｂ）に示
した構成と同じである。
【００２０】この半導体集積回路では、第１、第２、第
３、第４の周辺回路５Ａ，５Ｂ，５Ｃ，５Ｄで使用する
分周クロックの中で最高速の分周クロックは第１の周辺
回路５Ａで使用する分周クロックｆｘ／２であるので、
前記第１のクロック供給回路３Ａは半導体集積回路１の
外部から供給されるクロックを１／２分周回路３１ｅで
１／２分周したクロックが出力される。この第１のクロ
ック供給回路３Ａで１／２に分周された分周クロック
は、配線７Ａで第１の周辺ブロック４Ａに供給され、そ
の第２のクロック供給回路６Ａにおいて供給された分周
クロックを１／２，１／４，１／８に分周する。つまり
ｆｘ／４，ｆｘ／８，ｆｘ／１６の分周クロックを第１
の周辺回路５Ａに供給する。次に、第２の周辺回路５Ｂ
で使用する分周クロックの中で最高速の分周クロックは
ｆｘ／４であるので、第１の周辺ブロック４Ａの第２の
クロック供給回路６Ａで１／２分周されたクロック、つ
まりｆｘ／４を配線７１Ａを介して第２の周辺ブロック
４Ｂに供給することになる。すると、第２の周辺ブロッ
ク４Ｂの第２のクロック供給回路６Ｂは供給されたクロ
ックを１／２，１／４，１／８に分周する。これによ
り、第２の周辺回路５Ｂにｆｘ／８，ｆｘ／１６，ｆｘ
／３２の分周クロックを供給することになる。
３、第４の周辺回路５Ａ，５Ｂ，５Ｃ，５Ｄで使用する
分周クロックの中で最高速の分周クロックは第１の周辺
回路５Ａで使用する分周クロックｆｘ／２であるので、
前記第１のクロック供給回路３Ａは半導体集積回路１の
外部から供給されるクロックを１／２分周回路３１ｅで
１／２分周したクロックが出力される。この第１のクロ
ック供給回路３Ａで１／２に分周された分周クロック
は、配線７Ａで第１の周辺ブロック４Ａに供給され、そ
の第２のクロック供給回路６Ａにおいて供給された分周
クロックを１／２，１／４，１／８に分周する。つまり
ｆｘ／４，ｆｘ／８，ｆｘ／１６の分周クロックを第１
の周辺回路５Ａに供給する。次に、第２の周辺回路５Ｂ
で使用する分周クロックの中で最高速の分周クロックは
ｆｘ／４であるので、第１の周辺ブロック４Ａの第２の
クロック供給回路６Ａで１／２分周されたクロック、つ
まりｆｘ／４を配線７１Ａを介して第２の周辺ブロック
４Ｂに供給することになる。すると、第２の周辺ブロッ
ク４Ｂの第２のクロック供給回路６Ｂは供給されたクロ
ックを１／２，１／４，１／８に分周する。これによ
り、第２の周辺回路５Ｂにｆｘ／８，ｆｘ／１６，ｆｘ
／３２の分周クロックを供給することになる。
【００２１】以下、同様に、第３の周辺回路５Ｃで使用
する分周クロックの中で最高速の分周クロックはｆｘ／
８であるので、ｆｘ／８の分周クロックを第２の周辺ブ
ロック４Ｂの第２のクロック供給回路６Ｂから配線７１
Ｂを介して第３の周辺ブロック４Ｃに供給することにな
る。第３の周辺ブロック４Ｃの第２のクロック供給回路
６Ｃは供給された分周クロックを１／２，１／４，１／
８に分周する。つまりｆｘ／１６，ｆｘ／３２，ｆｘ／
６４の分周クロックを第３の周辺回路５Ｃに供給するこ
とになる。同様に、第４の周辺回路５Ｄで必要とする分
周クロックｆｘ／１６，ｆｘ／３２，ｆｘ／６４，ｆｘ
／１２８の中で最高速のｆｘ／１６の分周クロックは第
３の周辺ブロック４Ｃを楕成する第２のクロック供給回
路６Ｃから、配線７１Ｃを接続することにより供給され
る。また他の分周クロックは第４の周辺ブロック４Ｄを
楕成するクロック供給回路６Ｄから供給される。
する分周クロックの中で最高速の分周クロックはｆｘ／
８であるので、ｆｘ／８の分周クロックを第２の周辺ブ
ロック４Ｂの第２のクロック供給回路６Ｂから配線７１
Ｂを介して第３の周辺ブロック４Ｃに供給することにな
る。第３の周辺ブロック４Ｃの第２のクロック供給回路
６Ｃは供給された分周クロックを１／２，１／４，１／
８に分周する。つまりｆｘ／１６，ｆｘ／３２，ｆｘ／
６４の分周クロックを第３の周辺回路５Ｃに供給するこ
とになる。同様に、第４の周辺回路５Ｄで必要とする分
周クロックｆｘ／１６，ｆｘ／３２，ｆｘ／６４，ｆｘ
／１２８の中で最高速のｆｘ／１６の分周クロックは第
３の周辺ブロック４Ｃを楕成する第２のクロック供給回
路６Ｃから、配線７１Ｃを接続することにより供給され
る。また他の分周クロックは第４の周辺ブロック４Ｄを
楕成するクロック供給回路６Ｄから供給される。
【００２２】この第２の実施形態における半導体集積回
路のスイッチング電流を算出するための半導体集積回路
の等価回路を図７に示す。３２ｆは第１のクロック供給
回路３Ａのクロックドライバ、６２ｃは第１ないし第３
の周辺ブロック４Ａ〜４Ｃの各第２のクロック供給回路
６Ａ〜６Ｃの対応するクロックドライバ、Ｃｌは配線７
Ａ，７１Ａ，７１Ｂ，７１Ｃの負荷容量であるとする。
Ｃｇは第２のクロック供給回路６Ａ〜６Ｄのトランジス
タのゲート容量であるとする。この第２の実施形態の半
導体集積回路のスイッチング電流は前記した式（１５）
と等しくなり、従来の第１の技術のスイッチング電流に
比べ約９４％、従来の第２の技術のスイッチング電流に
比べ約２４％にそれぞれスイッチング電流を低減でき
る。また、この実施形態では、前記第１の実施形態に比
べて第１のクロック供給回路３ａの素子数を削減するこ
とができる効果もある。
路のスイッチング電流を算出するための半導体集積回路
の等価回路を図７に示す。３２ｆは第１のクロック供給
回路３Ａのクロックドライバ、６２ｃは第１ないし第３
の周辺ブロック４Ａ〜４Ｃの各第２のクロック供給回路
６Ａ〜６Ｃの対応するクロックドライバ、Ｃｌは配線７
Ａ，７１Ａ，７１Ｂ，７１Ｃの負荷容量であるとする。
Ｃｇは第２のクロック供給回路６Ａ〜６Ｄのトランジス
タのゲート容量であるとする。この第２の実施形態の半
導体集積回路のスイッチング電流は前記した式（１５）
と等しくなり、従来の第１の技術のスイッチング電流に
比べ約９４％、従来の第２の技術のスイッチング電流に
比べ約２４％にそれぞれスイッチング電流を低減でき
る。また、この実施形態では、前記第１の実施形態に比
べて第１のクロック供給回路３ａの素子数を削減するこ
とができる効果もある。
【００２３】 （第３の実施形態） 次に、本発明の第３の実施の形態について説明する。図
８は本発明の第３の実施の形態の半導体集積回路のブロ
ック図であり、前記各実施形態と等価な部分には同一符
号を付してある。第１の周辺ブロック４Ａ’は第１の周
辺回路５Ａと第２の周辺回路５Ｂおよび第２のクロック
供給回路６Ａ’で構成される。同様に第２の周辺ブロッ
ク４Ｂ’は、第３の周辺回路５Ｃと第４の周辺国路５Ｄ
および第２のクロック供給回路６Ｂ’で構成される。そ
して、第１の周辺ブロック４Ａ’と第１のクロック供給
回路３Ａは配線７Ａで接続されている。また第２の周辺
ブロック４Ｂ’は第１の周辺ブロック４Ａ’の第２のク
ロック供給回路６Ａ’と配線７１Ｄで接続されている。
第１の周辺ブロック４Ａ’の第２のクロック供給回路６
Ａ’は第１の周辺回路５Ａ、第２の周辺回路５Ｂに供給
する分周クロックを生成する。また、第２の周辺ブロッ
ク４Ｂ’の第２のクロック供給回路６Ｂ’は第３の周辺
回路５Ｃ、第４の周辺回路５Ｄに供給する分周クロック
を生成する。
８は本発明の第３の実施の形態の半導体集積回路のブロ
ック図であり、前記各実施形態と等価な部分には同一符
号を付してある。第１の周辺ブロック４Ａ’は第１の周
辺回路５Ａと第２の周辺回路５Ｂおよび第２のクロック
供給回路６Ａ’で構成される。同様に第２の周辺ブロッ
ク４Ｂ’は、第３の周辺回路５Ｃと第４の周辺国路５Ｄ
および第２のクロック供給回路６Ｂ’で構成される。そ
して、第１の周辺ブロック４Ａ’と第１のクロック供給
回路３Ａは配線７Ａで接続されている。また第２の周辺
ブロック４Ｂ’は第１の周辺ブロック４Ａ’の第２のク
ロック供給回路６Ａ’と配線７１Ｄで接続されている。
第１の周辺ブロック４Ａ’の第２のクロック供給回路６
Ａ’は第１の周辺回路５Ａ、第２の周辺回路５Ｂに供給
する分周クロックを生成する。また、第２の周辺ブロッ
ク４Ｂ’の第２のクロック供給回路６Ｂ’は第３の周辺
回路５Ｃ、第４の周辺回路５Ｄに供給する分周クロック
を生成する。
【００２４】なお、第１のクロック供給回路３Ａの構成
は、図６に示したように、前記第２の実施形態と同様で
ある。また、前記第２のクロック供給回路６Ａ’，６
Ｂ’の構成は、図９に示すように、４個の縦続接続した
１／２分周回路６１ｄ〜６１ｇと、その入力端、接続
端、出力端のそれぞれに接続されたクロックドライバ６
２ｅ〜６２ｉから構成される。これにより、クロック供
給回路に入力するクロックを１／２，１／４，１／８，
１／１６に分周する。
は、図６に示したように、前記第２の実施形態と同様で
ある。また、前記第２のクロック供給回路６Ａ’，６
Ｂ’の構成は、図９に示すように、４個の縦続接続した
１／２分周回路６１ｄ〜６１ｇと、その入力端、接続
端、出力端のそれぞれに接続されたクロックドライバ６
２ｅ〜６２ｉから構成される。これにより、クロック供
給回路に入力するクロックを１／２，１／４，１／８，
１／１６に分周する。
【００２５】この第３の実施形態では、第１のクロック
供給回路３Ａで分周された分周クロックは、第１の周辺
ブロック４Ａ’の第２のクロック供給回路６Ａ’で１／
２，１／４，１／８，１／１６に分周され、第１の周辺
回路５Ａにｆｘ／２，ｆｘ／４，ｆｘ／８，ｆｘ／１６
を、第２の周辺回路５Ｂにｆｘ／４，ｆｘ／８，ｆｘ／
１６，ｆｘ／３２の分周クロックを供給する。また、第
２のクロック供給回路６Ａ’で分周されたｆｘ／８の分
周クロックは、第２の周辺ブロック４Ｂ’の第２のクロ
ック供給回路６Ｂ’で１／２，１／４，１／８，１／１
６に分周され、第３の周辺回路５Ｃにｆｘ／８，ｆｘ／
１６，ｆｘ／３２，ｆｘ／６４を、第４の周辺回路５Ｄ
にｆｘ／１６，ｆｘ／３２，ｆｘ／６４，ｆｘ／１２８
の分周クロックを供給する。
供給回路３Ａで分周された分周クロックは、第１の周辺
ブロック４Ａ’の第２のクロック供給回路６Ａ’で１／
２，１／４，１／８，１／１６に分周され、第１の周辺
回路５Ａにｆｘ／２，ｆｘ／４，ｆｘ／８，ｆｘ／１６
を、第２の周辺回路５Ｂにｆｘ／４，ｆｘ／８，ｆｘ／
１６，ｆｘ／３２の分周クロックを供給する。また、第
２のクロック供給回路６Ａ’で分周されたｆｘ／８の分
周クロックは、第２の周辺ブロック４Ｂ’の第２のクロ
ック供給回路６Ｂ’で１／２，１／４，１／８，１／１
６に分周され、第３の周辺回路５Ｃにｆｘ／８，ｆｘ／
１６，ｆｘ／３２，ｆｘ／６４を、第４の周辺回路５Ｄ
にｆｘ／１６，ｆｘ／３２，ｆｘ／６４，ｆｘ／１２８
の分周クロックを供給する。
【００２６】この第３の実施形態の半導体集積回路のス
イッチング電流を算出するための半導体集積回路の等価
回路を図１０に示す。３２ｆ，６２ｂは第１のクロック
供給回路３Ａと第２のクロック供給回路６Ａ’の各クロ
ックドライバ、Ｃｌは配線７Ａ，７１Ｄの負荷容量であ
るとする。Ｃｇは第２のクロック供給回路６Ａ’，６
Ｂ’のトランジスタのゲート容量であるとする。
イッチング電流を算出するための半導体集積回路の等価
回路を図１０に示す。３２ｆ，６２ｂは第１のクロック
供給回路３Ａと第２のクロック供給回路６Ａ’の各クロ
ックドライバ、Ｃｌは配線７Ａ，７１Ｄの負荷容量であ
るとする。Ｃｇは第２のクロック供給回路６Ａ’，６
Ｂ’のトランジスタのゲート容量であるとする。
【００２７】ここで、周波数ｆｘ／２，ｆｘ／８のクロ
ック供給回路のスイッチング電流はそれぞれ以下のよう
になる。 ｉ・ｆｘ／2 ≡ｆ／２×（Ｃｌ＋Ｃｇ） …（１６） ｉ・ｆｘ／8 ≡ｆ／８×（Ｃｌ＋Ｃｇ） …（１７） これから、全体のスイッチング電流は以下のようにな
る。 ｉ≡ｉ・ｆｘ／２＋ｉ・ｆｘ／８≡0.63×（Ｃｌ＋Ｃｇ） …（１８） この式（１８）より、本発明の第３の実施の形態の半導
体集積回路のスイッチング電流は、従来の第１の技術に
比べて６３％に、従来の第２の技術に比べて１６％にそ
れぞれ減少することがわかる。
ック供給回路のスイッチング電流はそれぞれ以下のよう
になる。 ｉ・ｆｘ／2 ≡ｆ／２×（Ｃｌ＋Ｃｇ） …（１６） ｉ・ｆｘ／8 ≡ｆ／８×（Ｃｌ＋Ｃｇ） …（１７） これから、全体のスイッチング電流は以下のようにな
る。 ｉ≡ｉ・ｆｘ／２＋ｉ・ｆｘ／８≡0.63×（Ｃｌ＋Ｃｇ） …（１８） この式（１８）より、本発明の第３の実施の形態の半導
体集積回路のスイッチング電流は、従来の第１の技術に
比べて６３％に、従来の第２の技術に比べて１６％にそ
れぞれ減少することがわかる。
【００２８】
【発明の効果】以上説明したように本発明は、第１のク
ロック供給回路からの分周クロックを、複数の第２のク
ロック供給回路において分周して複数個の周辺回路に供
給する構成としているので、特に第１のクロック供給回
路から周辺回路にまで至る、高い周波数のクロックの配
線のファンアウトを抑制し、かつ配線長を低減すること
ができ、クロック配線におけるスイッチング電流を低減
することができる。また、第１のクロック供給回路にお
ける分周比の種類の負担が軽減されるため、第１のクロ
ック供給回路の構成が簡略化でき、その構成素子数を低
減して高集積化を促進することができる。さらに、第２
のクロック供給回路を複数の周辺回路に対応して設ける
ことで、クロックの配線数を更に低減することが可能と
なり、クロック線におけるスイッチング電流を一層低減
することが可能となる。
ロック供給回路からの分周クロックを、複数の第２のク
ロック供給回路において分周して複数個の周辺回路に供
給する構成としているので、特に第１のクロック供給回
路から周辺回路にまで至る、高い周波数のクロックの配
線のファンアウトを抑制し、かつ配線長を低減すること
ができ、クロック配線におけるスイッチング電流を低減
することができる。また、第１のクロック供給回路にお
ける分周比の種類の負担が軽減されるため、第１のクロ
ック供給回路の構成が簡略化でき、その構成素子数を低
減して高集積化を促進することができる。さらに、第２
のクロック供給回路を複数の周辺回路に対応して設ける
ことで、クロックの配線数を更に低減することが可能と
なり、クロック線におけるスイッチング電流を一層低減
することが可能となる。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】図１の第１および第２のクロック供給回路のそ
れぞれのブロック図である。
れぞれのブロック図である。
【図３】第１および第２のクロック供給回路の動作を示
すタイミング図である。
すタイミング図である。
【図４】図１の半導体集積回路の等価回路図である。
【図５】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図６】図５のクロック供給回路を示すブロック図であ
る。
る。
【図７】図５の半導体集積回路の等価回路図である。
【図８】本発明の第３の実施の形態を示すブロック図で
ある。
ある。
【図９】図８のクロック供給回路を示すブロック図であ
る。
る。
【図１０】図８の半導体集積回路の等価回路図である。
【図１１】従来の第１の技術のクロック供給回路のブロ
ック図である。
ック図である。
【図１２】図１１のクロック供給回路を示すブロック図
である。
である。
【図１３】従来の第２の技術のクロック供給回路のブロ
ック図である。
ック図である。
【図１４】従来の第１の技術の半導体集積回路の等価回
路図である。
路図である。
【図１５】従来の第２の技術の半導体集積回路の等価回
路図である。
路図である。
１ 半導体集積回路 ２ クロック供給端子 ３，３Ａ 第１のクロック供給回路 ４Ａ〜４Ｄ 周辺ブロック ５Ａ〜５Ｄ 周辺回路 ６Ａ〜６Ｄ 第２のクロック供給回路 ７Ａ〜７Ｄ，７１Ａ〜７１Ｄ 配線
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/10 G06F 1/08
Claims (5)
- 【請求項１】 外部から供給されるクロックを分周し、
この分周された分周クロックで動作される複数個の周辺
回路を備える半導体集積回路において、前記複数個の周
辺回路において要求される分周クロックのうち、最も高
い周波数の分周クロックを生成することが可能な第１の
クロック供給回路と、前記第１のクロック供給回路の分
周クロックから前記複数個の各周辺回路で要求される分
周クロックを生成する第２のクロック供給回路とを備え
ることを特徴とするクロック供給回路を備える半導体集
積回路。 - 【請求項２】 前記第１のクロック供給回路は、前記複
数個の周辺回路の全てに共通な１つのクロック供給回路
として構成され、前記第２のクロック供給回路は前記複
数個の各周辺回路のそれぞれに対応して設けられ、それ
ぞれが各対応する周辺回路に必要とされる分周クロック
を生成する請求項１に記載のクロック供給回路を備える
半導体集積回路。 - 【請求項３】 前記第１のクロック供給回路からの分周
クロックがそれぞれ前記各第２のクロック供給回路に並
列に供給され、各第２のクロック供給回路からはそれぞ
れ対応する周辺回路に分周クロックが供給される請求項
２に記載のクロック供給回路を備える半導体集積回路。 - 【請求項４】 前記各第２のクロック供給回路は縦続状
態に接続され、第１のクロック供給回路からの分周クロ
ックが、第１の周辺回路に対応する第１段の第２のクロ
ック供給回路に供給され、この第２のクロック供給回路
からの分周クロックが第２の周辺回路に対応する第２段
の第２のクロック供給回路に供給され、以下第ｎ段の第
２のクロック供給回路からの分周クロックが第ｎ＋１段
の第２のクロック供給回路に順次供給される請求項２に
記載のクロック供給回路を備える半導体集積回路。 - 【請求項５】 前記複数個の周辺回路は、当該周辺回路
の数よりも小さい数毎にまとめられた複数のブロックと
して構成され、前記第２のクロック供給回路は前記複数
のブロックにそれぞれ対応して設けられ、かつ各第２の
クロック供給回路は自身が対応するブロック内の各周辺
回路に対してそれぞれ分周クロックを供給する請求項３
または４に記載のクロック供給回路を備える半導体集積
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9079500A JP2923882B2 (ja) | 1997-03-31 | 1997-03-31 | クロック供給回路を備える半導体集積回路 |
| KR1019980010494A KR100313554B1 (ko) | 1997-03-31 | 1998-03-26 | 클럭공급회로가내장되어있는반도체집적회로 |
| US09/049,919 US6211715B1 (en) | 1997-03-31 | 1998-03-30 | Semiconductor integrated circuit incorporating therein clock supply circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9079500A JP2923882B2 (ja) | 1997-03-31 | 1997-03-31 | クロック供給回路を備える半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10275024A JPH10275024A (ja) | 1998-10-13 |
| JP2923882B2 true JP2923882B2 (ja) | 1999-07-26 |
Family
ID=13691656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9079500A Expired - Fee Related JP2923882B2 (ja) | 1997-03-31 | 1997-03-31 | クロック供給回路を備える半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6211715B1 (ja) |
| JP (1) | JP2923882B2 (ja) |
| KR (1) | KR100313554B1 (ja) |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4008583B2 (ja) * | 1998-07-22 | 2007-11-14 | 株式会社沖データ | 電子機器 |
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| US8103496B1 (en) | 2000-10-26 | 2012-01-24 | Cypress Semicondutor Corporation | Breakpoint control in an in-circuit emulation system |
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-
1997
- 1997-03-31 JP JP9079500A patent/JP2923882B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-26 KR KR1019980010494A patent/KR100313554B1/ko not_active IP Right Cessation
- 1998-03-30 US US09/049,919 patent/US6211715B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980080707A (ko) | 1998-11-25 |
| US6211715B1 (en) | 2001-04-03 |
| KR100313554B1 (ko) | 2001-12-12 |
| JPH10275024A (ja) | 1998-10-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090507 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090507 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100507 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100507 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100507 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100507 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120507 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120507 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130507 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140507 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |