JP2000183701A - 半導体集積回路及びそのデューティ劣化防止方法 - Google Patents

Abstract

(57)【要約】 【課題】プロセスばらつきの影響を受けずに、Duty劣化
を防止することが可能な半導体集積回路の提供。 【解決手段】Dutyが劣化する第1の回路と、第１の回路
と同一回路、及びレイアウトを持つ第2の回路を、反転
論理で接続する。第１の回路の各ブロックで発生する立
ち上がり／立ち下がり時間tr／tfの差は、第２の回路に
おける第1の回路と対応するブロックにおいて打ち消さ
れ、プロセスばらつきに影響を受けず、ブロックの種
類、分岐、配線容量によるDuty劣化を防止可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、伝播する信号のデューティの劣化防止技術
に関する。

【０００２】

【従来の技術】近年の情報化の傾向は、インターネット
での画像・音声の転送や、ディスプレイの高解像度化、
移動体通信の増加等でも見られるように、情報量の増加
と転送速度の高速化が特徴である。

【０００３】また、情報化社会を支えるシステムは、ダ
ウンサイジング化の為、高性能化だけでなく、低コスト
化も特に強く求められ、システムの中枢となる半導体集
積回路においても、その傾向は顕著である。

【０００４】半導体集積回路においては、高速化と低コ
スト化を実現する為に、複数回路を同一チップ上に集積
化して搭載する１チップ化や、信号線の少数化などの対
策が取られている。

【０００５】この為、パラレル−シリアル信号変換
（「Ｐ／Ｓ変換」という）や、クロック信号を使用せ
ず、データ信号とストローブ信号からクロック信号を生
成する、データーストローブ（Data−Strobe）転送方法
を用いて、信号本数を減らし、より速い転送速度で送受
信をする回路構成が主流となってきている。

【０００６】Ｐ／Ｓ変換では、シリアル信号に対する、
クロック信号のタイミング精度と、シリアル信号の立ち
上がり時間（ｔｒ）／立ち下がり時間（ｔｆ）の差を低
減すること、つまりシリアル信号の変化率が最大の時の
デューティ比を50%に近づけることが重要となる。

【０００７】またデータストローブ転送方法では、デー
タとストローブから生成するクロックのデューティを劣
化させない為に、データとストローブのスキュー低減
と、データとストローブのtr／tf差を低減すること、す
なわちデータとストローブどちらかがクロック信号の周
期で動作する場合のデューティ比を50%に近づけること
が重要となる。

【０００８】速い転送速度では、ｔｒ／ｔｆの差による
デューティの劣化の影響が顕著に出ることからも、デュ
ーティ比を50%に近づけることは、近年、特に必要な技
術である。

【０００９】次に、tr／tfの差がデューティ劣化の原因
となるメカニズムを、図１０（ａ）に示す回路と、図１
０（ｂ）に示すタイミングチャートによって説明する。

【００１０】図１０（ａ）を参照すると、この回路は、
インバータをシリアルに接続し、偶数段のインバータの
出力には、次段のインバータとスイッチ付き出力ブロッ
クを接続した、可変遅延回路である。

【００１１】この可変遅延回路において、負荷がインバ
ータ１個の場合の立ち上がり時間tr1と立ち下がり時間t
f１を、tr1=tf1、負荷が、インバータ＋出力ブロックの
場合の立ち上がり時間tr2と立ち下がり時間tf2を、tr2
＞tf2と仮定する。

【００１２】入力端子に、デューティが50%の信号が入
力した場合、インバータ偶数段の負荷が大きい回路の接
続では、段数が増加する程、立ち上がりエッジから立ち
下がりエッジの間隔が狭くなる傾向が強く、デューティ
が劣化することが判る。

【００１３】この要請に応えるために、例えば、特開平
8−335861号公報には、複数個の同一インバータを直列
に接続し、インバータの偶数段をスイッチ付きの出力ブ
ロックに接続する構成の回路において、出力信号のデュ
ーティ劣化を低減する目的で、インバータ（反転バッフ
ァ）の奇数段にダミー負荷容量（負荷回路）を接続し、
奇数段と偶数段の反転バッファが駆動する容量差をなく
すようにした可変遅延回路構成が提案されている。

【００１４】上記公報に開示された手法は、図１１に示
すように、インバータの駆動するゲート容量は全て等し
くなり、駆動するゲート容量の差によるデューティ劣化
を防止する。すなわち、可変遅延回路１は、直列に接続
された第１段から第ｎ段まで（ｎは偶数）の反転バッフ
ァ３₁、…、３_nと、偶数番目の反転バッファ３₂、３₄、
…、３_nのそれぞれの出力端ｂに接続されたスイッチ回
路５₁、…、５_n/2と、これらスイッチ回路５₁、…、５
_n/2のいずれか一つを選択し、選択されたスイッチ回路
から信号Ｉ１を出力させるアップダウンカウンタ回路７
とを有する。また、この可変遅延回路１は、奇数番目の
反転バッファ３₁、３₃、…、５_n-1のそれぞれの出力端
ｂに接続され、スイッチ回路５₁、…、５_n/2と等価な負
荷を持つ負荷回路６₁、…、６_n/2を有する。

【００１５】

【発明が解決しようとする課題】しかしながら、上記公
報に記載された回路構成では、ブロック間の配線長の
差、及び、隣接配線・交差配線の差によって、配線容量
に差が生じるため、デューティが劣化する、という問題
がある。

【００１６】さらには、実際の回路においては、機能の
複雑化やテストモードを実装する為に、異なるブロック
が混在したり、回路上の分岐が存在する構成が必要にな
ることが多い。この様な回路構成においては、各ブロッ
クの駆動能力と負荷の組み合わせにより立ち上がり時間
（tr）／立ち下がり時間（tf）の差が発生することは避
けられず、全ての組み合わせを満足する負荷調整用ブロ
ックを用意して、設計を行うことは、現実的ではない。

【００１７】このため、同一ブロックがシリアルに接続
された単純な回路であっても配線容量が原因となり、ま
して異なるブロックが混在したり、分岐を含む回路の場
合では特に、デューティの劣化を防止することは困難で
あった。

【００１８】この問題点を以下に例を挙げて詳細に説明
する。

【００１９】第１の例として、同一の回路ブロック（イ
ンバータを例とする）をシリアルに接続した構成の一例
を図１２（ａ）に示す。

【００２０】インバータ間の配線長の差、交差・隣接す
る配線の差による、配線容量に違いがあり、このためデ
ューティが劣化する。

【００２１】第２の例として異なる回路ブロック（イン
バータとNAND回路とする）をシリアルに接続した構成の
一例を図１２（ｂ）に示す。ブロックの駆動能力の差、
ブロックの入力容量の差、及び上記第１の例の配線容量
の差によりデューティが劣化する。

【００２２】第３の例として、接続が分岐する構成の一
例を図１２（ｃ）に示す。回路ブロックの入力容量の
差、及び第１の例の配線容量の差によりデューティが劣
化する。

【００２３】実際の半導体集積回路においては、上記し
た第１乃至第３の例が混在しているため、デューティの
劣化を防止することは、更に困難となる。

【００２４】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その主たる目的は、配線容
量、ブロックの駆動能力、及び負荷の差により発生する
デューティの劣化を、単純な回路構成で防止する半導体
集積回路を提供することにある。

【００２５】

【課題を解決するための手段】前記目的を達成する本発
明は、第１の回路と、前記第１の回路と同一の回路構
成、及びレイアウトを持つ第２回路を、反転論理回路を
介して接続して構成される。すなわち、上記目的は、特
許請求の範囲の請求項１〜９に記載の本発明によって達
成される。

【００２６】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、配線長や交差・隣接配線が異なる接
続、異なるブロックが混在した接続、及び分岐が存在す
る接続において、必ず発生する立ち上がり時間（tr）／
立ち下がり時間（tf）の差を、論理を反転した同一回路
を用いて打ち消すようにしたものである。

【００２７】信号のデューティがずれる回路接続を第１
の回路とし、反転論理ブロック（図１（ａ）ではインバ
ータ）を介して、第１の回路と同一の第２の回路を接続
することで、第１の回路で発生する立ち上がり時間（t
r）／立ち下がり時間（tf）の差は、反転論理で同一の
容量を駆動する立ち上がり時間（tr）／立ち下がり時間
（tf）の差で打ち消すことができる。

【００２８】第１の回路と第２の回路を接続する反転ブ
ロック（例えばインバータ回路）は、対象とするバファ
リングを最初に駆動する回路ブロックと同一であり、信
号反転後の容量差を打ち消している。

【００２９】第２の回路の最終段の回路ブロックは、上
記反転ブロックと同一の入力容量であれば、異なる回路
ブロックでも使用可能である。

【００３０】本発明は、回路と同様、好ましくはマスク
パターンも第１の回路と第２の回路で同一のものを使用
する。

【００３１】隣接配線については、第１の回路のマスク
パターン上で、隣接配線を防止したい位置に配線禁止領
域を設けるか、もしくは予めダミー配線を設ける等、周
囲回路からの配線が設置できないようにした措置をと
る。第２の回路のマスクパターンは第１の回路のマスク
パターンを使用するため、同様の隣接配線禁止が行われ
る。

【００３２】また交差配線については、あらかじめ交差
配線チャネルを設け、使用しないチャネルはダミー配線
として使用しない。

【００３３】但し、配置条件や設置面積等の理由で第１
の回路と第２の回路で同一のマスクパターンが使用でき
ない場合には、配線長・交差配線・隣接配線の条件を同
一にしたマスクパターンを設計する。

【００３４】異なるブロックの個数や、同一の分岐が偶
数個存在する場合は、ダミー素子は不要であり、奇数個
存在する場合は、ダミー素子は１個の追加だけで対応可
能である。

【００３５】図２及び図３は、本発明の一実施の形態に
おける回路設計工程とマスクパターン設計工程のフロー
をそれぞれ示す流れ図である。

【００３６】まず図２を参照して、回路設計フローにつ
いて説明する。

【００３７】（１）基本回路機能：設計する回路に必要
な機能を確認する。使用するブロック、及び分岐の種類
・数などを洗い出し、本発明の手法を使用しない場合の
最もシンプルな回路を設計する。

【００３８】（２）第１の回路設計：設計する全体の回
路を、２つの同一回路が反転論理で接続される構成で実
現する。工程（１）で確認した機能を有する全体回路
が、本発明の手法で実現できるように、第１の回路を設
計する。つまり、第１の回路の反転論理で、同一の第１
の回路と接続すると、全体回路の論理が実現できる様、
回路設計を行う。

【００３９】（３）第１の回路と、第２の回路とが同一
であるか否か判定する。

【００４０】（4−1)第２の回路設計：第２の回路が、
第１の回路と同一である場合には、第１の回路をそのま
ま第２の回路とする。

【００４１】（４−2)第２の回路ブロック変更設計：第
２の回路と第１の回路とが同一でない場合、第１の回路
のブロックにおいて、入力容量・駆動能力が同一である
別ブロックに置き換えた方が、回路構成、消費電力、面
積等、有利である場合は、置き換えを行う。置き換え
は、デューティ劣化を防止するパスにおいて、駆動能力
及び負荷が第1の回路と同一であることに注意する。

【００４２】（５）回路のマージ：工程（４−１）と
（４−２）で設計した各回路をマージし、全体回路とす
る。

【００４３】（６）全体回路設計：回路全体で、一部論
理変更によってダミー素子の削減が図れる場合、回路変
更を行う。この場合も、デューティ劣化を防止するパス
において、駆動能力及び負荷が、第１の回路と第２の回
路で同一であることに注意する。

【００４４】（７）論理・タイミング確認：工程（６）
で設計した回路が、工程（１）で確認した論理に一致し
ているか否か確認する。

【００４５】また、全体回路を、シミュレーション等に
より、デューティの劣化が防止できているか確認する。

【００４６】問題がある場合は、工程（２）から回路設
計をやり直す。

【００４７】（８）回路設計完了：工程（７）の確認で
問題なければ、回路設計完了とする。

【００４８】次に図３を参照して、マスクパターン設計
フローについて説明する。

【００４９】（１）第１の回路マスクパターン設計：第
１の回路について、マスクパターン設計を行う。交差配
線チャネルは、周囲回路を考慮して設けて置く。隣接配
線を防止する禁止領域、またはダミー配線を設けて置
く。

【００５０】（２）第１の回路のマスクパターンと第２
の回路マスクパターンと同一か否かの判定を行う。

【００５１】（3−1)第２の回路マスクパターン設計：
第１の回路と第２の回路が同一であり、マスクパターン
も同一な物が使用できる場合は、第１の回路マスクパタ
ーンを第２の回路のマスクパターンとして流用する。

【００５２】第１の回路と第２の回路が同一であるが、
全体配置領域、面積等の理由で同一のマスクパターンと
して流用できない場合は、配線長、交差配線、隣接配線
禁止の条件が第１の回路マスクパターンと同一になるよ
うに、第２の回路マスクパターン設計を行う。

【００５３】（3−2)第２の回路ブロック変更設計：第
１の回路と第２の回路の一部が異なり、マスクパターン
のほとんどが第１の回路と同一である場合は、第１の回
路マスクパターンを流用し、変更があるブロックのみ置
き換え、配線する。

【００５４】第１の回路と第２の回路の一部が異なり、
全体配置領域、面積等の理由でマスクパターンを流用で
きない場合は、配線長、交差配線、隣接配線禁止の条件
が第1の回路マスクパターンと同一になる様、第2の回路
マスクパターン設計を行う。

【００５５】（４）全体マスクパターン設計：第１の回
路と第２の回路のマスクパターンをマージし、全体回路
とする。入力端子と出力端子の位置など、調整が必要な
場合は、第1の回路と第2の回路の配線長、交差配線、隣
接配線禁止の条件が同一になるよう注意して修正する。

【００５６】（５）マスク検証：工程（４）で設計した
マスクパターンが、回路と一致しているか確認する。ま
た第1の回路と第２の回路の配線長、交差配線、隣接配
線禁止の条件が同一であるか確認する。問題がある場合
は、工程（１)へ戻り再設計を行う。

【００５７】（６）マスクパターン設計完了：工程
（５）の確認で問題なければマスクパターン設計完了と
する。以下具体的な実施例に即して詳細に説明する。

【００５８】

【実施例】図４は、本発明の第１の実施例を説明するた
めの図である。

【００５９】第１の実施例は、同一のブロック（インバ
ータ）をシリアルに接続した構成である。第１の回路
は、基本駆動ブロックが配線Ａと次段のインバータを駆
動し、これ以降、順に配線Ｂ、配線Ｃとインバータが接
続される。第１の回路の配線Ａは配線Ｂ、Ｃよりも配線
長が長く、配線Ｂは交差配線が存在する。

【００６０】第２の回路は、反転基準駆動駆動ブロック
を介して第１の回路に接続される。

【００６１】第２の回路、およびレイアウトは第１の回
路と同一であり、第１の回路の各配線と対応する配線
が、それぞれＡ′、Ｂ′、Ｃ′となる。

【００６２】次に第１の回路と第２の回路の各ブロック
における駆動能力と負荷を比較すると、以下のようにな
る。

【００６３】[第１の回路]： Ａ：基準駆動ブロックが、配線長Ａ＋インバータを駆動 Ｂ：インバータが、配線長Ｂ＋インバータ＋交差配線容
量を駆動 Ｃ：インバータが、配線長Ｃ＋基準駆動ブロックを駆動

【００６４】[第２の回路]： Ａ′：反転基準駆動ブロックが、配線長Ａ′＋インバー
タを駆動 Ｂ′：インバータが、配線長Ｂ′＋インバータ＋交差配
線容量を駆動 Ｃ′：インバータが、配線長Ｃ′＋反転基準駆動ブロッ
クを駆動

【００６５】第１の回路と第２の回路は駆動能力と負荷
の組み合わせが全て一致し、かつ論理が反転しているの
で、配線長差、交差配線が混在しても、第１の回路の立
ち上がり時間（tr）／立ち下がり時間（tf）の差は、第
２の回路の立ち上がり時間（tr）／立ち下がり時間（t
f）の差により全て打ち消される。

【００６６】ここで、第２の回路に設けたダミー交差配
線チャネルは、全て使用する必要はない。

【００６７】次に本発明の第２の実施例について説明す
る。図５に、本発明の第２の実施例を示す。この実施例
は、異なるブロック（インバータとNANDを例とする）を
シリアルに接続した構成である。第１の回路は、基本駆
動ブロックが配線Ｄと次段のインバータを駆動し、以後
順にインバータが配線ＥとNANDを、NANDが配線Ｆと反転
基準駆動ブロックを駆動する。

【００６８】第２の回路は、反転基準駆動駆動ブロック
を介して第１の回路に接続される。

【００６９】第２の回路、およびレイアウトは第１の回
路と同一であり、第１の回路の各配線と対応する配線
が、それぞれＤ′、Ｅ′、Ｆ′となる。

【００７０】次に第１の回路と第２の回路の各ブロック
における駆動能力と負荷を比較すると、以下のようにな
る。

【００７１】[第１の回路]： Ｄ：基準駆動ブロックが、配線長Ｄ＋インバータを駆動 Ｅ：インバータが、配線長Ｅ＋NAND入力端子１を駆動 Ｆ：NANDが、配線長Ｆ＋基準駆動ブロックを駆動

【００７２】[第２の回路]： Ｄ′：反転基準駆動ブロックが、配線長Ｄ′＋インバー
タを駆動 Ｅ′：インバータが、配線長Ｅ′＋NAND入力端子１を駆
動 Ｆ′：NANDが、配線長Ｆ′＋反転基準駆動ブロックを駆
動

【００７３】第１の回路と第２の回路は駆動能力と駆動
容量の組み合わせが全て一致し、かつ論理が反転してい
るので、異なるブロックが混在しても、第１の回路のtr
／tfの差は、第２の回路のtr／tfの差で打ち消される。

【００７４】図６（ｂ）は、図６（ａ）の各回路ブロッ
ク（ゲート）１〜６の出力（１出力〜６出力）のタイミ
ング動作を示すタイミングチャートである。

【００７５】図６（ｂ）において，駆動がインバータ、
負荷がインバータの場合の立ち上がり時間tr1、立ち下
がり時間tf1について、tr1=tf1、駆動がインバータ、負
荷がNANDの立ち上がり時間tr2、立ち下がり時間tf2につ
いて、tr2＞tf2、駆動がNAND、負荷がインバータの立ち
上がり時間tr３、立ち下がり時間tf3について、tr3＞tf
3（但し、tr3−tf3≠tr2−tf2）とすると、入力端子で
は、デューティ=50%、１、２、３の出力は、駆動力と駆
動容量が異なり、デューティが劣化する。

【００７６】３出力で立ち上がりエッジと立ち下がりエ
ッジの間隔が広くなる。

【００７７】４、５、６のそれぞれ出力は、１、２、３
のそれぞれの出力と比較して、駆動力と駆動容量が同一
である。１、２、３の出力と４、５、６の出力は論理が
反転しているので、１、２、３の出力のtr／tfのずれ
を、４、５、６の出力のtr／tfのずれが打ち消す。よっ
て、NAND回路６の出力（６出力）のデューティは50%と
なる。

【００７８】第１の回路と第２の回路を合わせた全体の
回路において、NANDが１個必要な場合は、第２の回路の
NANDの入力端子２を電源電位VDDレベルにクランプして
ダミー素子として使用する。NANDが２個必要な場合は、
ダミー素子は不要となる。同様の理由により、異なる回
路ブロックが混在する回路の場合、異種の回路ブロック
の個数が奇数である場合には、ダミー素子として使用す
る回路ブロックの個数は１個であり、偶数である場合に
は、ダミー素子として使用する回路ブロックは不要とな
り、ダミー素子の増加を防止することが可能である。

【００７９】次に本発明の第３の実施例について説明す
る。図７に、本発明の第３の実施例の構成を示す。第３
の実施例は、接続が分岐する構成である。

【００８０】第１の回路は、基本駆動ブロックが配線Ｇ
と次段のインバータを駆動し、次段のインバータが配線
Ｈとインバータ２個を駆動し、最終段のインバータが配
線Ｉと反転基準駆動ブロックを駆動する。

【００８１】第２の回路は、反転基準駆動駆動ブロック
を介して第１の回路に接続される。第２の回路、および
レイアウトは第１の回路と同一であり、第1の回路の各
配線と対応する配線が、それぞれＧ′、Ｈ′、I′とな
る。

【００８２】次に第１の回路と第２の回路の各ブロック
における駆動能力と負荷を比較すると、以下のようにな
る。

【００８３】[第１の回路]： Ｇ：基準駆動ブロックが、配線長Ｇ＋インバータを駆動 Ｈ：インバータが、配線長Ｈ＋インバータ２個を駆動 Ｉ：インバータが、配線長I＋基準駆動ブロックを駆動

【００８４】[第２の回路]： Ｇ′：反転基準駆動ブロックが、配線長Ｇ′＋インバー
タを駆動 Ｈ′：インバータが、配線長Ｈ′＋インバータ２個を駆
動 Ｉ′：インバータが、配線長Ｉ′＋反転基準駆動ブロッ
クを駆動

【００８５】第１の回路と第２の回路は駆動能力と駆動
容量の組み合わせが全て一致し、かつ論理が反転してい
るので、第１の回路の立ち上がり時間（tr）／立ち下が
り時間（tf）の差は、第２の回路の立ち上がり時間（t
r）／立ち下がり時間（tf）の差で打ち消される。

【００８６】第１の回路と第２の回路を合わせた全体の
回路において、分岐が１個必要な場合は、第２の回路の
分岐後の不要なインバータをダミー素子として使用する
が、この場合は、インバータと同一の入力容量を持つNA
ND等を使用し、NANDの他入力をGNDにクランプすること
で、ダミー素子が電力消費することを防止できる。

【００８７】分岐が２個必要な場合は、ダミー素子は不
要であり、第２の回路の分岐後のインバータと同一の入
力容量を持つブロックを使用するのであれば、インバー
タを使用する必要はない。

【００８８】次に本発明の第４の実施例について説明す
る。第４の実施例は、インバータとNANDを使用した分岐
が存在する構成で、フリップフロップ（F/F）へデュー
ティを保持したクロックを供給する回路を示す。

【００８９】図８（ａ）は、本発明の第４の実施例の構
成を示す。この回路を、第１の回路と第２の回路を反転
論理で接続する回路構成に変更する為の手順を以下に、
回路を図８（ｂ）に示す。

【００９０】基準となる回路構成Ｖ１、Ｎ１、Ｖ２、Ｖ
３を決定する。

【００９１】最終段のフリップフロップＦ２を駆動する
インバータＶ５と、インバータＶ２の負荷が同一になる
ように、配線8−4にフリップフロップ（F/F）Ｆ１を、
配線8−4′にインバータＶ７を接続する。

【００９２】第１の回路を構成するＶ１、Ｎ１、Ｖ２、
Ｖ３のブロックと、第２の回路を構成するＶ４、Ｎ２、
Ｖ５、Ｖ６のブロックを、反転ブロック用インバータ V
4が中心になるよう接続する。

【００９３】Ｖ３、Ｖ７、Ｆ１はダミー素子となり、同
一の入力容量を持つ他ブロックと置き換えが可能であ
る。

【００９４】さらに、図８（ｃ）においては、図８
（ｂ）のインバータ V7を、同一の入力容量を持つバッ
ファB1に置き換えることで、図８（ｂ）のＶ３、Ｖ６の
素子を省くことが可能である。

【００９５】図８（ｂ）において、第1の回路の各配線8
−2、8−3、8−4と対応する第２の回路の各配線は、そ
れぞれ8−2′、8−3′、8−4′となる。

【００９６】次に第１の回路と第２の回路の各ブロック
における駆動能力と負荷を比較すると、以下のようにな
る。

【００９７】[第１の回路]： 8−2：インバータ V1が、配線8−2＋NAND N1を駆動 8−3：NAND N1が、配線8−3＋インバータ V2、V3の２個
を駆動 8−4：インバータ V2が、配線8−4＋インバータ V4＋F
／F F1を駆動

【００９８】[第２の回路]： 8−2′：インバータ V4が、配線8−2′＋NAND N2を駆動 8−3′：NAND N2が、配線8−3′＋インバータ V5、V6の
２個を駆動 8−4′：インバータ V5が、配線8−4′＋インバータ V7
＋F／F F2を駆動

【００９９】第１の回路と第２の回路は駆動能力と駆動
容量の組み合わせが全て一致し、かつ論理が反転してい
るので、第１の回路のtr／tfの差は、第２の回路のtr／
tfの差で打ち消される。

【０１００】次に本発明の第５の実施例について説明す
る。本発明の第５の実施例は、分割した回路構成におい
て実施されるものであり、第４の実施例と同等な回路で
ある。

【０１０１】図９（ａ）は、本発明の第５の実施例の回
路構成を示している。この回路を、本発明による、第１
の回路と第２の回路を反転論理で接続する回路構成に変
更する為の手順を、図９（ｂ）に示す。

【０１０２】第２の回路の最終段のフリップフロップＦ
２を駆動するインバータＶ１０と、その前段のインバー
タＶ８の負荷が同一になるように、配線9−6にフリップ
フロップＦ１を、配線9−6′にインバータＶ１１を接続
する。

【０１０３】上記接続で、Ｖ８、Ｖ１０、Ｆ１でグルー
プＡの第１の回路、Ｖ１０、Ｖ１１、Ｆ２でグループＡ
の第２の回路を構成する。

【０１０４】インバータ Ｖ６とインバータＶ５の負荷
が互いに同一になるように、配線9−5にインバータＶ７
を、配線9−5′にインバータＶ９をそれぞれ接続する。

【０１０５】上記接続で、Ｖ５、Ｖ６、Ｖ７でグループ
Ｂの第１の回路、Ｖ６、Ｖ８、Ｖ９でグループＢの第２
の回路を構成する。

【０１０６】Ｖ１、Ｖ２、Ｎ１、Ｖ４でグループＣの第
1の回路、Ｖ３、Ｖ４、Ｎ２、Ｖ５でグループＣの第２
の回路を構成する。

【０１０７】Ｖ９、Ｖ１１、Ｆ１はダミー素子となり、
同一の入力容量を持つ他ブロックと置き換えが可能であ
る。

【０１０８】さらに、図９（ｃ）においては、図９
（ｂ）のインバータ Ｖ１１を、同一の入力容量を持つ
バッファＢ１に置き換えることで、図９（ｂ）のＶ６、
Ｖ７、Ｖ８、Ｖ９の素子を省くことが可能である。

【０１０９】図９（ｂ）において、各グループの第１の
回路の各配線と対応する第２の配線は、それぞれ以下の
ようになる。

【０１１０】 グループA：9−6′ グループB：9−5′ グループC：9−2′、9−3′、9−4′

【０１１１】次に第１の回路と第２の回路の各ブロック
における駆動能力と負荷を比較すると、以下のようにな
る。

【０１１２】[グループＣ：第１の回路]： 9−6：インバータV8が、配線9−6＋インバータ V9＋F／
F F1を駆動

【０１１３】[グループＣ：第２の回路]： 9−6′：インバータ V9が、配線9−6′＋インバータ V1
0＋F／F F2を駆動

【０１１４】[グループＢ：第１の回路]： 9−5：インバータ V5が、配線9−5＋インバータ V6、V7
２個を駆動

【０１１５】[グループＢ：第２の回路]： 9−5′：インバータ V6が、配線9−5′＋インバータ V
8、V9 ２個を駆動

【０１１６】[グループＣ：第１の回路]： 9−2：インバータ V1が、配線9−2＋インバータ V2を駆
動 9−3：インバータ V2が、配線9−3＋NAND N1を駆動 9−4：NAND N1が、配線9−4＋インバータ V3を駆動

【０１１７】[グループＣ：第２の回路]： 9−2′：インバータ V3が、配線9−2′＋インバータ V4
を駆動 9−3′：インバータ V4が、配線9−3′＋NAND N2を駆動 9−4′：NAND N2が、配線9−4′＋インバータ V5を駆動

【０１１８】このように全てのグループにおいて、第１
の回路と第２の回路は駆動能力と駆動容量の組み合わせ
が全て一致し、かつ、論理が反転していることから、第
１の回路の立ち上がり時間（tr）／立ち下がり時間（t
f）の差は、第２の回路の立ち上がり時間（tr）／立ち
下がり時間（tf）の差で打ち消される。

【０１１９】

【発明の効果】以上説明したように、本発明によれば、
駆動能力と駆動容量の組み合わせが等しく、論理が反転
した同一回路・マスクパターンを接続する為、tr／tfの
差は全て打ち消すことができ、デューティの劣化が無い
為、速い転送速度で信号伝達が可能になる。またデュー
ティの劣化は、プロセスばらつきに影響を受けずに防止
することができる、という効果を奏する。

【０１２０】本発明によれば、上記効果に加えて、さら
に、次のような効果を奏する。 ・異なる配線長、交差・隣接配線が存在する接続でもデ
ューティの劣化を防止できる。 ・異なるブロックが混在した接続でもデューティの劣化
を防止できる。 ・分岐が存在する接続でもデューティの劣化を防止でき
る。

【０１２１】上記３項目が混在した接続でも、デューテ
ィの劣化を防止できることは勿論である。

【図面の簡単な説明】

【図１】本発明の基本構成を示す回路接続図である。

【図２】本発明における回路設計フローを説明する為の
フローチャートである。

【図３】本発明におけるマスクパターン設計工程を説明
するためのフローチャートである。

【図４】本発明の第1の実施例を示す回路図である。

【図５】本発明の第２の実施例を示す回路図である。

【図６】（ａ）は本発明の第２の実施例の回路構成を示
す図であり、（ｂ）は各出力のタイミング波形を示すタ
イミングチャートである。

【図７】本発明の第３の実施例を示す回路図である。

【図８】本発明の第４の実施例を示す回路図である。

【図９】本発明の第５の実施例を示す回路図である。

【図１０】（ａ）は従来の可変遅延回路の構成を示す図
であり、（ｂ）は、各出力のタイミング波形を示すタイ
ミングチャートである。

【図１１】特開平８−３３５８６１号公報に開示された
可変遅延回路の構成を示す図である。

【図１２】従来の問題点を説明するための図である。

【符号の説明】

V1〜V1１ インバータ N1〜N2 NAND F1〜F2 F／F B1 Buffer

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年１２月２４日（１９９９．１２．
２４）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】請求項２

【補正方法】変更

【補正内容】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】請求項５

【補正方法】変更

【補正内容】

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】請求項６

【補正方法】変更

【補正内容】

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】請求項７

【補正方法】変更

【補正内容】

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】請求項８

【補正方法】変更

【補正内容】

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】請求項９

【補正方法】変更

【補正内容】

Claims (9)

【特許請求の範囲】
1. 【請求項１】第１の回路と第２の回路との間に反転論理
   回路を挿入し、前記第１の回路と前記第２の回路とがそ
   れぞれの駆動能力と駆動容量とについて互いに同一の組
   み合せとされ、 前記第１の回路の各ブロックで発生する信号の立ち上が
   り時間と立ち下がり時間との差を、前記第２の回路の対
   応する回路ブロックで発生する信号の立ち上がり時間と
   立ち下がり時間との差で打ち消すことで、回路のブロッ
   ク構成、分岐、配線容量によるデューティ劣化を防止す
   る、ことを特徴とする半導体集積回路のデューティ劣化
   防止方法。
2. 【請求項２】第１の回路と、前記第１の回路と同一の構
   成の第２の回路との間に反転論理回路を挿入し、 前記第１の回路の各ブロックで発生する信号の立ち上が
   り時間と立ち下がり時間の差を、前記第２の回路の対応
   する回路ブロックで発生する信号の立ち上がり時間と立
   ち下がり時間との差で打ち消すことで、回路のブロック
   構成、分岐、配線容量によるデューティ劣化を防止す
   る、ことを特徴とする半導体集積回路のデューティ劣化
   防止方法。
3. 【請求項３】前記第１、第２の回路の設計工程におい
   て、前記第１の回路と前記第２の回路で同一のマスクパ
   ターンが用いることができない場合には、配線長、交差
   配線、隣接配線の条件を同一にしたマスクパターンを用
   いられることを特徴とする請求項１又は２記載の半導体
   集積回路のデューティ劣化防止方法。
4. 【請求項４】第１の回路と、前記第１の回路と同一の回
   路構成及びレイアウトを持つ第２回路とが反転論理回路
   を介して接続されてなることを特徴とする半導体集積回
   路。
5. 【請求項５】縦続接続される第１の回路と、前記第１の
   回路と同一構成の第２の回路のと間に反転論理回路を備
   え、 前記第１の回路の各ブロックで発生する信号の立ち上が
   り時間と立ち下がり時間の差を、前記第２の回路の対応
   する回路ブロックで発生する信号の立ち上がり時間と立
   ち下がり時間の差で打ち消す、ように構成されてなる、
   ことを特徴とする半導体集積回路。
6. 【請求項６】縦続接続される第１の回路と第２の回路の
   と間に反転論理回路を備え、 前記第１の回路と前記第２の回路とは駆動能力と駆動容
   量を同一の組み合せとして構成されており、 前記第１の回路の各ブロックで発生する信号の立ち上が
   り時間と立ち下がり時間の差を、前記第２の回路の対応
   する回路ブロックで発生する信号の立ち上がり時間と立
   ち下がり時間の差で打ち消す、ように構成されてなる、
   ことを特徴とする半導体集積回路。
7. 【請求項７】基準駆動回路で駆動される第１の回路と、
   前記第１の回路の出力を入力とする反転基準駆動回路で
   駆動される第２の回路とを備え、 前記第１の回路と前記第２の回路とは、実質的に同一の
   回路構成とされて、互いに駆動能力と駆動容量を同一の
   組み合せとして構成されており、 前記第１の回路の各ブロックで発生する信号の立ち上が
   り時間と立ち下がり時間の差を、前記第２の回路の対応
   する回路ブロックで発生する信号の立ち上がり時間と立
   ち下がり時間の差で打ち消す、ように構成されてなる、
   ことを特徴とする半導体集積回路。
8. 【請求項８】前記第１の回路前記と第２の回路で、異な
   る回路ブロックが混在する場合、異種回路ブロックの個
   数が奇数である場合にはダミー素子として使用する回路
   ブロックの個数を１個とし、偶数である場合にはダミー
   素子として使用する回路ブロックが不要とされている、
   ことを特徴とする請求項７記載の半導体集積回路。
9. 【請求項９】前記第１の回路と前記第２の回路を合わせ
   た全体の回路において、分岐が１個必要な場合には、前
   記第２の回路の分岐後の不要な回路ブロックをダミー素
   子とし、分岐が２個必要な場合は、ダミー素子を不要と
   したことを特徴とする請求項７記載の半導体集積回路。