JPH08123591A - 多重化バス回路 - Google Patents

Abstract

(57)【要約】 【目的】 バスを区切ることでバス上の伝送波形のなま
り、波形劣化を軽減する。 【構成】 制御部１と、回路部２と、制御部と複数の回
路部間でデータを時分割で送受信するための多重化バス
で構成される。クロックバス６には、クロックのレシー
バ／ドライバ１０を回路部毎に直列に接続する。タイミ
ングバス、送信及び受信のデータバスには、回路部毎に
ラッチを直列に接続する。 【効果】 バス接続される回路部毎に、クロックバスを
レシーバ／ドライバで、データバスはラッチでそれぞれ
区切ったので、バス上の信号を駆動する素子に接続され
る入力負荷の数が減少し、伝送長も短くなる。そのた
め、伝送波形のなまり、波形劣化が軽減する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、制御部と複数の回路部
とそれらを接続するバスを備え、制御部と複数の回路部
の間でバスを使用して時分割でデータを授受するような
装置に関する。

【０００２】

【従来の技術】図１７は、従来の多重化バス回路を示す
図である。図において、１は制御部、２は制御部と時分
割でデータを授受する回路部、３は制御部から複数の回
路部へデータを送信するための連続した送信データバ
ス、４は各回路部からのデータを制御部が受信するため
の連続した受信データバス、５はデータ送受信のタイミ
ングを制御部から各回路部へ送信するための連続したタ
イミングバス、６はデータに同期したクロックを制御部
から各回路部へ送信するための連続したクロックバス、
７は回路部２がそれぞれにバスにデータを送受するタイ
ミングを示すアクセスタイミング信号、８は回路部がデ
ータをバスに送出するタイミングを作成するゲート信号
作成回路、９は回路部がバスにデータ送出し、また、バ
スからデータを受信するためのゲート制御を行うゲート
信号である。

【０００３】次に、動作について説明する。制御部１
は、タイミングバス５により各回路部２がそれぞれバス
にデータを送受するタイミングを示すアクセスタイミン
グ信号７を、同様にクロックバス６によりデータ同期用
クロックを各回路部２へそれぞれ送信する。また、制御
部１はアクセスタイミング信号７に応じたタイミング
で、各回路部２への送信データを送信データバス３へ出
力する。バスに接続された全ての回路部２は、制御部１
が出力した各タイミング、クロック及び送信データを同
一タイミングで受信することになる。回路部２では、ア
クセスタイミング信号７を元に、自分がバスとデータを
授受するタイミングをゲート信号９としてゲート信号作
成回路８で作成する。ゲート信号９により制御部１へ送
信するデータを受信データバス４へ出力するゲートの制
御が行われる。また、制御部１から自回路へ送信された
データを送信データバス３から取り込む。上記のような
バスとのデータ授受は、回路部２ではクロックバス６で
受信する同期用クロックを元に行う。

【０００４】図１８にタイムチャートを示す。図１８に
おいて、制御部から遠端にバス接続されている回路部か
ら順に回路部２Ａ，２Ｂ，２Ｃとする場合である。図に
示すように、全ての回路部において、アクセスタイミン
グ信号７、送信データ１００、受信データ１０１は、同
時に受信される。また、送信データ１００は、回路部２
Ａのための送信データＳＡ、回路部２Ｂへ送るための送
信データＳＢ、回路部２Ｃへ送るための送信データＳＣ
の順で並んでいる。また、受信データ１０１は、制御部
へは回路部２ＡからのデータＲＡ、回路部２Ｂからのデ
ータＲＢ、回路部２ＣからのデータＲＣの順で制御部１
へ送信される。また、各回路部でのゲート信号９は、
（４）〜（６）で示される。各回路部でのゲート信号
は、アクセスタイミング信号７を元に作成され、それぞ
れの回路部で異なる。例えば、回路部２Ａのゲート信号
は、アクセスタイミング信号７を１ビットシフトさせた
ものであり、回路部２Ｂのゲート信号はアクセスタイミ
ング信号７を２ビットシフトさせたものである。このよ
うに、アクセスタイミング信号７を元に各回路部におけ
る送受信データの授受のためのゲート信号９は、それぞ
れの回路部において固有な値シフトして作成される。

【０００５】

【発明が解決しようとする課題】従来の多重化バス回路
は、以上のように構成されているので、バスに接続され
る回路部の数が多い場合やバスの伝送長が長い場合は、
伝送波形のなまりによるタイミングマージンの減少や波
形劣化等の問題が発生する。本発明は、上記のような問
題点を解決するためになされたもので、バスを短く区切
ることにより、タイミングマージンの減少や波形劣化を
軽減することを目的とする。

【０００６】

【課題を解決するための手段】本発明に係る多重化バス
回路は、データの受信を制御する制御部と、制御部へデ
ータを時分割で送信する複数の回路部と、制御部と複数
の回路部を接続するクロックバスとデータバスにおい
て、各回路部間のクロックバスにレシーバ／ドライバを
備え、各回路部間のデータバスにラッチを備えたことを
特徴とする。

【０００７】本発明に係る多重化バス回路は、データの
送信を制御する制御部と、制御部からデータを時分割で
受信する複数の回路部と、制御部と複数の回路部を接続
するクロックバスとデータバスを備えた多重化バス回路
において、各回路部間のクロックバスにレシーバ／ドラ
イバを備え、各回路部間のデータバスにラッチを備えた
ことを特徴とする。

【０００８】本発明に係る多重化バス回路は、更に、タ
イミングバスを備え、各回路部間のタイミングバスにラ
ッチを備えたことを特徴とする。

【０００９】本発明に係る多重化バス回路は、更に、ラ
ッチされたデータと回路部からのデータをデータバス上
に多重化させる多重化手段を備えたことを特徴とする。

【００１０】本発明に係る多様化バス回路は、レシーバ
／ドライバとラッチを回路部に実装することを特徴とす
る。

【００１１】本発明に係る多様化バス回路は、レシーバ
／ドライバとラッチとバスを同一基板に実装することを
特徴とする。

【００１２】

【作用】本発明における多重化バス回路は、各回路部か
ら制御部へデータを時分割で送信する場合、各回路部間
のクロックバスにレシーバ／ドライバを直列に接続し、
また、各回路部間のデータバスにラッチを直列に接続す
る。これにより、バス上の信号を駆動する１つの素子に
接続される入力負荷の数を減少させるとともに、バスの
伝送長を短くすることができる。

【００１３】本発明における多重化バス回路は、制御部
から複数の回路部へデータを時分割で送信する場合、ク
ロックバスにはレシーバ／ドライバを直列に接続し、デ
ータバスにはラッチを直列に接続する。これにより、バ
ス上の信号を駆動する１つの素子に接続される入力負荷
の数を減少させることができ、また、バスの伝送長を短
くすることができる。

【００１４】本発明における多重化バス回路は、更に、
タイミングバスを備えている。各回路部間のタイミング
バスにラッチを備えることにより、タイミングバス上の
信号を駆動する１つの素子に接続される入力負荷の数を
減少させることができ、また、バスの伝送長を短くする
ことができる。

【００１５】本発明における多重化バス回路において、
各回路部から制御部へデータを時分割で送信する場合、
多重化手段を備えている。多重化手段は、各回路部から
のデータと前段の回路部からの送られたデータをラッチ
したものをデータバス上に時分割多重化させることがで
きる。

【００１６】本発明における多重化バス回路は、上記レ
シーバ／ドライバとラッチを回路部に備えている。

【００１７】本発明における多重化バス回路は、上記レ
シーバ／ドライバとラッチをバスと同一の基板に備えて
いる。

【００１８】

【実施例】

実施例１．この実施例は、バスに接続される回路部毎に
クロックバスに直列に接続されるレシーバ／ドライバを
備え、タイミングバスとデータバスに直列に接続される
ラッチを備えた多重化バス回路の一実施例について述べ
る。また、レシーバ／ドライバ及びラッチは、全て回路
部側に実装する。

【００１９】図１は、この実施例におけるブロック図で
ある。以下、図について説明する。図中、１〜７は従来
例とほぼ同様の働きを持つため同一の符号をもって図示
した。図において、１０はクロックバスに直列に接続さ
れるクロックのレシーバ／ドライバである。１１はタイ
ミングバスに直列に接続されるタイミング信号のラッチ
である。１２は受信データバスに直列に接続される受信
データのラッチ、１３は送信データバスに直列に接続さ
れる送信データのラッチである。１４はアクセスタイミ
ング信号７から受信データ出力用セレクタを制御するた
めのセレクタ制御回路である。１５はバスに送受信デー
タを読み書きするタイミングであるバスアクセス信号で
ある。１６は前段の回路部により送信されてきた受信デ
ータと自回路からの受信データのどちらをバスに出力す
るかを選択するセレクタである。２０は制御部１から送
信された送信データの中から自回路部宛のデータを取り
出すゲートである。

【００２０】次に、動作について説明する。制御部１か
らクロックバス６に出力されたクロックは、一旦回路部
２に取り込まれ、レシーバ／ドライバ１０を介して再び
バスに出力される。制御部１からの送信データも送信デ
ータバス３から回路部２に取り込まれ、ラッチ１３でラ
ッチされる。ラッチ後の送信データはバスに出力され、
次段の回路部へ送信される。受信データは、制御部１か
ら遠端にあたる回路部から受信データバス４で送信され
てくる。回路部２では、受信データをバスから取り込ん
でラッチ１２でラッチする。その後、制御部１からタイ
ミングバス５で送信されてくるアクセスタイミング信号
７を元に、セレクタ制御回路１４がバスアクセス信号１
５を作成する。セレクタ制御回路１４は、自回路がバス
にデータを出力するタイミング（バスアクセス信号１５
により示される）のとき、自回路の受信データを出力
し、その他のタイミングでは前段の回路部からの受信デ
ータを出力するように、セレクタ１６を制御する。

【００２１】次に、図２の回路構成図と図３のタイミン
グチャートを用いて、バスに３回路接続されている場合
のデータの流れについて説明する。図２において、制御
部１から、遠端にバス接続されている回路部から順に回
路部２Ａ，２Ｂ，２Ｃとする。また、回路部２Ａ，２
Ｂ，２Ｃそれぞれにアクセスタイミング信号７Ａ，７
Ｂ，７Ｃと送信データ１００Ａ，１００Ｂ，１００Ｃと
受信データ１０１Ａ，１０１Ｂ，１０１Ｃとバスアクセ
ス信号１５を持つ。また、図３に示すように、アクセス
タイミング信号、送信データ、受信データはラッチを介
するため、隣接する回路部では１ビットシフトされる。
制御部１は、データの先頭を示すアクセスタイミング信
号７Ｃをタイミングバス５に出力し、同時にデータの遠
端の回路部２Ａへの送信データから順にバスに出力す
る。制御部１から最も近い回路部２Ｃへは、アクセスタ
イミング信号７Ｃ、送信データが送信される。回路部２
Ｃでは、アクセスタイミング信号７Ｃをラッチ１１を介
し、送信データをラッチ１３を介するため、１ビットシ
フトされたアクセスタイミング信号７Ｂ、送信データ１
００Ｃを回路部２Ｂへ送信する。同様に、回路部２Ｂは
更に１ビットシフトされたアクセスタイミング信号７
Ａ、送信データ１００Ｂを回路部２Ａに送信する。

【００２２】バスアクセス信号１５は、各回路部で自回
路宛の送信データを取り込む時と、制御部１へ受信デー
タを出力する時のタイミングを知らせる信号である。バ
スアクセス信号１５は、図３に示すように、全ての回路
部で同じタイミングとなる。また、自回路宛の送信デー
タを取り込むタイミングと、制御部１宛の受信データを
出力するタイミングは同時となる。バスアクセス信号１
５は、次のようにして各回路部のセレクタ制御回路１４
で生成する。回路部２Ｃでは、図３（１）に示すよう
に、アクセスタイミング信号７Ｃの立ち上り位置を検出
し、検出位置から３ビットシフトしたバスアクセス信号
１５を生成する。回路部２Ｂでは、図３（２）に示すよ
うに、アクセスタイミング信号７Ｂは、アクセスタイミ
ング信号７Ｃが、ラッチ１１を介するため１ビットシフ
トされたものである。そのため、アクセスタイミング信
号７Ｃの立ち上がり位置から２ビットシフトして、バス
アクセス信号１５を生成する。同様に、回路部２Ａのア
クセスタイミング信号７Ａは、更に、１ビットシフトさ
れたものである。そのため、アクセスタイミング信号７
Ａの立ち上がり位置から、１ビットシフトしたバスアク
セ信号１５を生成する。

【００２３】アクセスタイミング信号７は、ラッチ１１
を介するため、各回路部毎に１ビットずつシフトされる
ため、アクセスタイミング信号７の検出位置は各回路部
で異なる。そのため、バスアクセス信号１５を得るため
にアクセスタイミング信号７をシフトする値は、各回路
で固有の値となる。例えば、回路部がＡからＮまで１４
個ある場合は、回路部２Ｎでは、１４ビットシフトす
る。回路部２Ｍでは、１３ビットシフトする。・・・回
路部２Ａでは、１ビットシフトする。このように、各回
路部のセレクタ制御回路１４は、それぞれのアクセスタ
イミング信号７を検出し、それぞれの回路部に固有の値
シフトして、バスアクセス信号１５を生成する。

【００２４】次に、送信データから自回路部宛のデータ
を取り出す方法について述べる。図３（１）に示すよう
に、送信データ１００Ｃの中の回路部２Ｃ宛のデータＳ
Ｃは、バスアクセス信号１５により示された位置にあ
る。回路部２Ｂ，２Ａ宛のデータＳＢ，ＳＡについても
同様に、バスアクセス信号１５により示された位置にあ
る（図３（２），（３））。そのため、バスアクセス信
号１５により、ゲート２０のゲート制御を行い、制御部
１から自回路部へ送信されたデータを送信データバス３
から取り込む。

【００２５】受信データについては、制御部１から最も
遠い回路部２Ａからバスアクセス信号１５のタイミング
で、自回路部のデータＲＡを受信データ１０１Ａとし
て、回路部２Ｂに送信する（図３（３））。回路部２Ｂ
において、受信データ１０１Ａは、ラッチ１２を介すの
で１ビットシフトされる。そして、バスアクセス信号１
５のタイミングで自回路部のデータＲＢを受信データバ
ス４に出力し、ついで先に１ビットシフトした受信デー
タ１０１Ａを出力する。このようにして、データの時分
割多重化を行い、受信データ１０１Ｂとして回路部２Ｃ
に送信する（図３（２））。回路部２Ｃでも回路部２Ｂ
と同様に、データを多重化して受信データ１０１Ｃとし
て、バスを介して制御部１に送信される（図３
（１））。制御部１では、近端の回路部２Ｃの受信デー
タから順に受信することになる。

【００２６】以上がクロックバスには、レシーバ／ドラ
イバを直列に接続し、タイミングバス、データバスに
は、ラッチを直列に接続した場合の送受信データの授受
の方法である。このように、レシーバ／ドライバ及びラ
ッチを介することによって、バスが短く区切られる。そ
のため、バス上の信号を駆動する１つの素子に接続され
る入力負荷の数を減少させるとともに、バスの伝送長を
短くしたことにより、波形のなまり・波形劣化が軽減す
るという効果がある。

【００２７】以上のように、この実施例では、制御部と
制御部との間でデータを時分割で授受する複数の回路部
と、それらを接続するバスで構成された装置において、
各回路部間のクロックバスに直列に接続されるレシーバ
／ドライバと、データバスに直列に接続されるラッチを
備えたことを特徴とする多重化バス回路について述べ
た。レシーバ／ドライバとラッチを備えることにより、
バスが短く区切られ、波形のなまり・波形劣化が軽減す
る。

【００２８】実施例２．なお、前述の実施例は、バスを
配置する基板に部品を実装しない場合であるが、バスを
配置する基板に部品実装が可能な場合の実施例を以下に
示す。図４は、この実施例の回路構成図である。図中、
図１及び図３と同様の働きを持つ部分は、同一の符号を
もって図示した。図において、１７は前段の回路部２か
らの受信データをラッチ後、次段の回路部２の受信デー
タとの論理和をとるため、バスが配置された基板に実装
されたＯＲゲートである。２１は回路部がデータをバス
に送出するタイミングを制御するゲートである。２２は
ゲート２１が閉じている時の論理を固定するためのプル
ダウン抵抗である。８０は回路部がバスとデータを授受
するタイミングを作成するゲート信号作成回路である。
９０は回路部とバスの間でデータを授受するためのゲー
ト制御を行うゲート信号である。ゲート信号作成回路８
０は、自回路部がアクセスタイミング信号７を元にバス
とデータを授受するタイミングを作成し、ゲート信号９
０として出力する。

【００２９】図５は、上記実施例と同様に、バスに３回
路接続されている場合のタイミングチャートである。バ
スに接続されている３回路は、遠端から順に回路部２
Ａ，２Ｂ，２Ｃとする。アクセスタイミング信号７、送
信データ１００、受信データ１０１は、それぞれラッチ
を介するために隣接する各回路部で、１ビットずつシフ
トされる。ゲート信号９０は、上記実施例で説明したバ
スアクセス信号１５と同等である。回路部２Ｃにおける
ゲート信号９０は、アクセスタイミング信号７Ｃを３ビ
ットシフトしたものである。回路部２Ｂにおけるゲート
信号９０は、２ビットシフトしたものであり、回路部２
Ａにおけるゲート信号９０は、１ビットシフトしたもの
である。このようにして、生成したゲート信号９０は、
全ての回路部で同じタイミングである。つまり、送信デ
ータ、受信データの取込み及び出力は、全回路部で同じ
タイミングで行われる。

【００３０】また、送信データ１００の自回路部宛デー
タの位置及び受信データ１０１へ送出するタイミング
は、どの回路部においても、ゲート信号９０で示された
位置にある。そこで、ゲート信号９０によりゲート２０
の制御を行い、送信データ１００から自回路部宛のデー
タを取り出すことができる。また、ゲート信号９０によ
り自回路部の受信データを受信データバス４へ出力する
ゲートの制御をし、自回路部の受信データがＯＲゲート
１７に入力されることにより、前段の回路部２からの受
信データと多重化される。

【００３１】以上がこの実施例における送受信データの
授受の方法である。バスが配置された基板に、クロック
のレシーバ／ドライバ１０及び各信号のラッチ１１〜１
３を実装することにより、例えば、制御部１の近端の回
路部２がバスとの接続がなくなった場合でも、次段の回
路部へのバスが切断されず、正常動作が可能になる。

【００３２】実施例３．この実施例は、回路部側にレシ
ーバ／ドライバとラッチがあり、且つ、タイミングバス
にはラッチを接続しない（従来と同じ）場合について述
べる。

【００３３】図６は、この実施例の回路構成図である。
図６は、図１における回路部２のラッチ１１を取り去っ
たものである。タイミングバス５は、回路部毎にラッチ
を介することなくつながっている。他の部分は、図１と
同様である。図７は、この実施例におけるタイミングチ
ャートである。上記実施例と同様にバスに接続されてい
る回路部を３回路とする。遠端から順に回路部２Ａ，２
Ｂ，２Ｃとする。この実施例における特徴は、図７から
判るように、どの回路部２においてもアクセスタイミン
グ信号７が全て等しい点である。これは、ラッチを通さ
ないため、シフトされることがないからである。しか
し、送信データ１００、受信データ１０１は、ラッチを
介する毎にシフトされる。そこで、同時に全ての回路部
２において、受信データ、送信データの取り込み及び出
力を行うために、バスアクセス信号１５は、アクセスタ
イミング信号を３ビットシフトして生成する。これは全
ての回路部２において、同じ方法で得ることができる。
このようにして、生成したバスアクセス信号１５を用い
て上記実施例と同様な方法で送信データ１００、受信デ
ータ１０１の取り込み及び出力を行うことができる。

【００３４】以上のように、この実施例では、クロック
バスにレシーバ／ドライバを備え、受信データバスと送
信データバスに、ラッチを備えた多重化バスについて述
べた。尚、レシーバ／ドライバ及びラッチは、回路部側
の基板に実装されている。

【００３５】実施例４．この実施例は、バスが配置され
た基板にレシーバ／ドライバとラッチがあり、且つ、タ
イミングバスにはラッチを接続しない場合について述べ
る。

【００３６】図８は、この実施例の回路構成図である。
図８は、図４において、タイミングバス５にラッチ１１
がない場合である。その他の部分は、図４と同様であ
る。図９は、図７のバスアクセス信号１５がゲート信号
９０に変わったものである。上記実施例３と同様に、タ
イミングバス５がラッチを介さないため、どの回路部に
おいてもアクセスタイミング信号７が同じである。その
ため、ゲート信号９０は、アクセスタイミング信号７を
３ビットシフトしたものである。尚、この実施例の場
合、回路部の数が３であるため３ビットシフトしている
が、回路部の数がＭ個の場合は、Ｍビットシフトする。
このようにして得たゲート信号９０を用いて、送信デー
タ１００、受信データ１０１からデータを取り込み又出
力する方法は、上記実施例と同様である。

【００３７】以上のように、この実施例では、バスが配
置された基板にクロックのレシーバ／ドライバと、送信
データ及び受信データのラッチを備えた場合の多重化バ
ス回路について述べた。

【００３８】尚、実施例３，４では、タイミングバス５
は直接各回路部に接続し、クロックバス６にはレシーバ
／ドライバが回路部間に接続される。そのため、アクセ
スタイミング信号７に対し、クロックが遅延していく。
回路部の数が増加すると、制御部の遠端に位置する回路
部が受信するクロックの遅延が大きくなり、アクセスタ
イミング信号７をラッチする保証ができなくなる。そこ
で、実施例３，４で示した方式の場合、回路部の数には
制限がある。できる限り回路部の数は少ないことが望ま
しい。

【００３９】実施例５．この実施例では、回路部側にレ
シーバ／ドライバ及びラッチを備え、且つ、送受信デー
タの授受のタイミングが異なる場合について述べる。図
１０は、この実施例における回路構成図である。図にお
いて、８１は送信データ１００から自回路宛のデータを
取り込むタイミングを示すリード信号を作成するリード
信号作成回路である。９１は自回路宛のデータを送信デ
ータ１００から取り込むタイミングをゲート２０に知ら
せるリード信号である。他は上記実施例、図１と同様で
ある。実施例１と比較しやすいように、回路部２Ａ，２
Ｂ，２Ｃを持つ場合について考える。図１１は、回路部
２Ｃにおけるタイミングチャートである。図３の場合、
送信データ、受信データ、受信データの授受のタイミン
グは、バスアクセス信号１５により決められた。図１１
の場合、自回路部のデータを受信データバス４に送出す
るタイミングは、バスアクセス信号１５による。送信デ
ータ１００から自回路宛のデータを取り込むタイミング
は、リード信号９１により与えられる。回路部２Ｃで
は、バスアクセス信号１５は、セレクタ制御回路１４で
アクセスタイミング信号７Ｃを５ビットシフトして作ら
れる。リード信号９１は、リード信号作成回路８１にて
アクセスタイミング信号７Ｃを３ビットシフトして作ら
れる。また、バスアクセス信号１５、リード信号９１を
生成するためにアクセスタイミング信号７Ｃを何ビット
シフトするかは、受信データ１０１と送信データ１００
の送出タイミングに合わせ任意に決めることができる。
回路部２Ｂでは、上記実施例と同様にラッチを介するた
め、アクセスタイミング信号７Ｃ、受信データ１０１
Ｃ、送信データ１００Ｃは１ビットシフトされる。その
ため、バスアクセス信号１５は、アクセスタイミング信
号７Ｂを４ビットシフトし、リード信号９１は、アクセ
スタイミング信号７Ｂを２ビットシフトして作成する。

【００４０】以上のように、受信データバス４に送出す
るタイミングは、セレクタ制御回路１４で作成し、送信
データから自回路宛のデータを取り込むタイミングは、
リード信号作成回路８１で作成する。この時、アクセス
タイミング信号７をそれぞれ異なるビット数シフトし
て、バスアクセス信号１５とリード信号９１を作成す
る。

【００４１】実施例６．この実施例は、バスを配置する
基板にレシーバ／ドライバ及びラッチを備え、且つ、送
受信データの授受のタイミングが異なる場合について述
べる。図１２は、この実施例における回路構成図であ
る。図において、８２は自回路のデータを受信データバ
スに送出するタイミングを示すライト信号を作成するラ
イト信号作成回路である。９２は自回路のデータを受信
データバス４に送出するタイミングをゲート２１に知ら
せるライト信号である。他は図４、図１０と同様である
ので、説明を省く。

【００４２】リード信号作成回路８１は、アクセスタイ
ミング信号７に基づき、リード信号９１を作成する。リ
ード信号９１によりゲート２０は、自回路にデータを取
り込むタイミングを知ることができる。また、ライト信
号作成回路８２は、アクセスタイミング信号７に基づ
き、ライト信号９２を作成する。ライト信号９２は、自
回路からデータを、受信データバスに送出するタイミン
グをゲート２１に知らせるものである。この時、リード
信号９１とライト信号９２は、アクセスタイミング信号
７をそれぞれ異なるビット数シフトして、タイミング信
号を作成する。例えば、実施例５と同様に回路部２Ａ，
２Ｂ，２Ｃを持つ場合、回路部２Ｃにおいて、リード信
号９１はアクセスタイミング信号７Ｃを３ビットシフト
して作成する。また、ライト信号９２は、アクセスタイ
ミング信号７Ｃを５ビットシフトして作成する。この場
合、リード信号９１、或は、ライト信号９２を作成する
ためにアクセスタイミング信号７Ｃを何ビットシフトす
るかは、それぞれ任意に決めることができる。

【００４３】実施例７．この実施例は、回路部側にレシ
ーバ／ドライバ及びラッチを備え、且つ、受信タイミン
グバスと送信タイミングバスを、それぞれ別に持つ場合
について述べる。図１３は、この実施例における回路構
成図である。図において、５１は受信タイミングバスで
ある。５２は送信タイミングバスである。７１は受信ア
クセスタイミング信号である。受信アクセスタイミング
信号７１は、各回路のデータを受信データバス４に送出
するタイミングを示すバスアクセス信号１５を作成する
基準となる。７２は送信アクセスタイミング信号であ
る。送信アクセスタイミング信号７２は、送信データバ
ス３から自回路宛のデータを取り込むタイミングを示す
リード信号９１を作成する基準となる。

【００４４】受信タイミングバス５１と送信タイミング
バス５２を備え、また、各回路部において、セレクタ制
御回路１４とリード信号作成回路８１を備えているた
め、送受信のためのタイミングは非同期で行うことがで
きる。

【００４５】実施例８．この実施例は、バスが配置され
た基板にレシーバ／ドライバ及びラッチを備え、且つ、
受信タイミングバス、送信タイミングバスを各々持つ場
合について述べる。図１４は、この実施例における回路
構成図である。バスを配置した基板側にレシーバ／ドラ
イバ、ラッチを備えた場合でも、上記実施例と同様に送
信タイミングバス５２、受信タイミングバス５１と回路
部２にリード信号作成回路８１とライト信号作成回路８
２を備えることにより、送受信のタイミングを非同期で
行うことができる。

【００４６】実施例９．図１５（ａ）は、上記実施例に
おけるセレクタ制御回路の部分を取り出したものであ
る。図１５（ｂ）は、セレクタ１６の代りにゲート２１
とＯＲゲート１７を用い、同等の処理を行う回路を示し
たものである。また、セレクタ制御回路１４の代りにラ
イト信号作成回路８２を用い、バスアクセス信号１５の
代りにライト信号９２を用いる。

【００４７】上記実施例において、セレクタ制御回路１
４及びセレクタ１６を用いた回路は、図１５（ｂ）の回
路によって置き替えることができる。

【００４８】実施例１０．図１６は、回路部側にラッチ
を配し、バスを配置する基板にレシーバ／ドライバを配
置したものである。このように、レシーバ／ドライバ、
或は、ラッチはバス側と回路部側のどちらに配置しても
よい。また、その組み合せは、レシーバ／ドライバとタ
イミングバス５のためのラッチ１１をバス側に配置し、
送受信データバス用のラッチ１２，１３を回路部側に配
置してもよい。或は、タイミングバス５用のラッチ１
１、送受信データバス用のラッチ１２，１３をバス側に
配置し、レシーバ／ドライバを回路部側に配置してもよ
い。このように、回路部側とバスを配置する基板のどち
ら側にどのような組み合せでレシーバ／ドライバ、ラッ
チを配置しても構わない。

【００４９】

【発明の効果】本発明によれば、クロックと各回路部か
ら制御部へ送信されたデータの波形のなまり、波形劣化
を軽減することができる。

【００５０】本発明によれば、クロック及び制御部から
各回路部へ送信するデータの波形のなまり、波形劣化を
軽減することができる。

【００５１】本発明によれば、各回路部でデータを授受
するためのタイミングを示す波形のなまり、波形劣化を
軽減することができる。

【００５２】本発明によれば、各回路部から制御部へ送
るデータを時分割多重化することができる。

【００５３】本発明によれば、各回路部にレシーバ／ド
ライバとラッチを備えることができる。

【００５４】本発明によれば、レシーバ／ドライバとラ
ッチをバスと同一の基板に備えることができる。そのた
め、回路部の一部がバスとの接続がなくなった場合でも
他の回路部とバスが切断されることなく、正常動作が可
能になる。

【図面の簡単な説明】

【図１】 この発明の一実施例による多重化バス回路を
示すブロック図である。

【図２】 この発明の一実施例による多重化バス回路に
おいて信号の移行を示す図である。

【図３】 この発明の一実施例によるタイムチャートを
示す図である。

【図４】 この発明の一実施例による多重化バス回路を
示すブロック図である。

【図５】 この発明の一実施例によるタイムチャートを
示す図である。

【図６】 この発明の一実施例による多重化バス回路を
示すブロック図である。

【図７】 この発明の一実施例によるタイムチャートを
示す図である。

【図８】 この発明の一実施例による多重化バス回路を
示すブロック図である。

【図９】 この発明の一実施例によるタイムチャートを
示す図である。

【図１０】 この発明の一実施例による多重化バス回路
を示すブロック図である。

【図１１】 この発明の一実施例によるタイムチャート
を示す図である。

【図１２】 この発明の一実施例による多重化バス回路
を示すブロック図である。

【図１３】 この発明の一実施例による多重化バス回路
を示すブロック図である。

【図１４】 この発明の一実施例による多重化バス回路
を示すブロック図である。

【図１５】 この発明の一実施例におけるセレクタを用
いた場合と同等の働きを持つ回路の説明図である。

【図１６】 この発明の一実施例による多重化バス回路
を示すブロック図である。

【図１７】 従来の多重化バス回路を示すブロック図で
ある。

【図１８】 従来の多重化バス回路のタイミングチャー
ト図である。

【符号の説明】

１ 制御部、２，２Ａ，２Ｂ，２Ｃ 回路部、３ 送信
データバス、４ 受信データバス、５ タイミングバ
ス、６ クロックバス、７ アクセスタイミング信号、
７Ａ 回路部２Ａのアクセスタイミング信号、７Ｂ 回
路部２Ｂのアクセスタイミング信号、７Ｃ 回路部２Ｃ
のアクセスタイミング信号、８，８０ ゲート信号作成
回路、９，９０ ゲート信号、１０ クロックのレシー
バ／ドライバ、１１ タイミング信号のラッチ、１２
受信データのラッチ、１３ 送信データのラッチ、１４
セレクタ制御回路、１５ バスアクセス信号、１６
セレクタ、１７ ＯＲゲート、２０，２１ ゲート、２
２ プルダウン抵抗、２５受信タイミング信号のラッ
チ、２６ 送信タイミング信号のラッチ、５１ 受信タ
イミングバス、５２ 送信タイミングバス、７１ 送信
アクセスタイミング信号、７２ 受信アクセスタイミン
グ信号、８１ リード信号作成回路、８２ ライト信号
作成回路、９１ リード信号、９２ ライト信号、１０
０Ａ 回路部Ａの送信データ、１００Ｂ 回路部Ｂの送
信データ、１００Ｃ 回路部Ｃの送信データ、１０１Ａ
回路部Ａの受信データ、１０１Ｂ 回路部Ｂの受信デ
ータ、１０１Ｃ 回路部Ｃの受信データ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 データの受信を制御する制御部と、制御
   部へデータを時分割で送信する複数の回路部と、制御部
   と複数の回路部を接続するクロックバスとデータバスに
   おいて、各回路部間のクロックバスにレシーバ／ドライ
   バを備え、各回路部間のデータバスにラッチを備えたこ
   とを特徴とする多重化バス回路。
2. 【請求項２】 データの送信を制御する制御部と、制御
   部からデータを時分割で受信する複数の回路部と、制御
   部と複数の回路部を接続するクロックバスとデータバス
   を備えた多重化バス回路において、各回路部間のクロッ
   クバスにレシーバ／ドライバを備え、各回路部間のデー
   タバスにラッチを備えたことを特徴とする多重化バス回
   路。
3. 【請求項３】 上記多重化バス回路は、更に、タイミン
   グバスを備え、各回路部間のタイミングバスにラッチを
   備えたことを特徴とする請求項１又は２記載の多重化バ
   ス回路。
4. 【請求項４】 上記多重化バス回路は、更に、ラッチさ
   れたデータと回路部からのデータをデータバス上に多重
   化させる多重化手段を備えたことを特徴とする請求項１
   記載の多重化バス回路。
5. 【請求項５】 上記レシーバ／ドライバとラッチを回路
   部に実装することを特徴とする請求項１，２，３又は４
   記載の多重化バス回路。
6. 【請求項６】 上記レシーバ／ドライバとラッチとバス
   を同一基板に実装することを特徴とする請求項１，２，
   ３又は４記載の多重化バス回路。