JPH07240983A - 基板間データ位相制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 入力データ信号のフレーム位相とクロック信
号のフレーム位相間の位相調整が容易な基板間データ位
相制御回路を得る。 【構成】 基準クロックからフレーム位相情報を出力す
る第１のフレームカウンタと、この第１のフレームカウ
ンタからの位相情報を基に任意の位相位置に設定パター
ンを置き換える第２のフレームカウンタおよびパルス生
成手段と、この第２のフレームカウンタの初期設定パタ
ーン値をスイッチ設定またはソフトウェア設定するロー
ド値設定手段を備えた。または、第１のフレームカウン
タと、この第１のフレームカウンタからの位相情報を基
に所定の位相位置に所定の設定パターンを生成する第２
のフレームカウンタへの第１のフレームカウンタの位相
位置を任意のクロック位置にシフトするスタート位置変
換手段かパルス生成手段の出力を任意のクロック位置に
遅延する遅延手段を備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フレーム構造を持つデ
ータを基板間において伝送するディジタル伝送装置、特
に基板間インタフェース部をＬＳＩ化する場合に有用な
基板間データパターン生成回路に関するものである。

【０００２】

【従来の技術】例えば監視のためにある特定パターンを
設定して後段の装置に送りたい、等の目的で前段で決め
られたパターンを生成したいことがある。この特定パタ
ーンの挿入位置はシステムの設計が終らない内は設定が
出来ない。こうした制約はともかく、従来の基板間デー
タ位相制御方法として、例えば「やさしいディジタル交
換（Ｐ１３２、図２．６２）」に基づく基板間データ位
相制御方法が考えられる。この考えによる従来装置のブ
ロック構成図を図９に示す。図において、１はクロック
分配基板であり、クロック源１１、第１のフレームカウ
ンタ１２、フレームパルス分配手段１３、クロック分配
手段１４により構成される。２は第１のデータ処理基板
であり、第２のフレームカウンタ２２、パルス生成手段
２３、データ処理手段２６により構成される。３は第２
のデータ処理基板であり、第１のデータ処理基板２と同
様、第２のフレームカウンタ３２、パルス生成手段３
３、データ処理手段３６により構成される。

【０００３】第２のフレームカウンタ２２の一例を図１
０に示す。第２のフレームカウンタ２２はインバータ２
２０およびカウンタ２２１により構成される。クロック
分配基板１からの第１のフレームパルス信号１０３はイ
ンバータ２２０により反転され、カウンタ２２１のロー
ド入力端子ＬＤに供給される。クロック分配基板１から
の第１のクロック信号１０５はカウンタ２２１のクロッ
ク入力端子ＣＬＫに接続される。カウンタ２２１のロー
ド値入力端子ＤＡ〜ＤＤはグランドに接続され、ロード
入力端子に“Ｌ”が印加されかつクロック入力端子が
“Ｌ”から“Ｈ”に変化した時点で出力端子ＱＡ〜ＱＣ
に“ＬＬＬ”（１０進数で“０”）を出力する。その
後、カウンタ２２１はクロック入力端子が“Ｌ”から
“Ｈ”に変化するごとに歩進する。

【０００４】次に従来例の動作について、まず、クロッ
ク分配基板１の動作について説明する。クロック源１１
から出力されたクロック信号１０１は第１のフレームカ
ウンタ１２において分周され後述する第１のデータ処理
基板２の入力データ信号２０６のフレーム位相間隔に等
しいフレームパルス信号１０２が生成される。第１のフ
レームカウンタ１２からのフレームパルス信号１０２は
フレームパルス分配手段１３において分岐され第１のフ
レームパルス信号１０３および第２のフレームパルス信
号１０４として第１のデータ処理基板２および第２のデ
ータ処理基板３に出力される。クロック源１１からのク
ロック信号１０１はクロック分配手段１４において分岐
され、第１のクロック信号１０５および第２のクロック
信号１０６として第１のデータ処理基板２および第２の
データ処理基板３に出力される。

【０００５】次に第１のデータ処理基板２の動作につい
て説明する。第２のフレームカウンタ２２においては、
クロック分配基板１からの第１のフレームパルス信号１
０３によりリセットされ第１のクロック信号１０５によ
りカウントを行いアドレス信号２０２を生成出力する。
パルス生成手段２３では、第２のフレームカウンタ２２
からのアドレス信号２０２をデコードしデータ処理手段
２６で必要なパルス信号２０３を出力する。データ処理
手段２６では、パルス生成手段２３からのパルス信号２
０３により入力データ信号２０６を処理し、出力データ
信号２０７を出力する。

【０００６】第２のデータ処理基板３の動作は第１のデ
ータ処理基板２の動作と同様である。

【０００７】

【発明が解決しようとする課題】従来の基板間データ位
相制御方法は以上のように構成されていたため、クロッ
ク分配基板１からの第１のフレームパルス信号１０３の
フレーム位相に対する第１のデータ処理基板２における
データ処理手段２６への入力データ信号２０６の特定パ
ターンを挿入する位相、あるいは第２のデータ処理基板
３への入力データ信号２０７の特定パターンを挿入する
位相を変更したい場合、以下の操作が必要であった。即
ち第１のデータ処理基板２のパルス生成手段２３および
第２のデータ処理基板３のパルス生成手段３３の回路を
変更するか、あるいは第１のデータ処理基板２の第２の
フレームカウンタ２２または第２のデータ処理基板３の
第２のフレームカウンタ３２内に配備されるカウンタ２
２１のロード値入力端子への入力値を変更しなければな
らなかった。特に第１のデータ処理基板２のフレームカ
ウンタ２２およびパルス生成手段２３、第２のデータ処
理基板３のフレームカウンタ３２およびパルス生成手段
３３をＬＳＩ化する場合、第１のデータ処理基板２にお
けるデータ処理手段２６の入力データ信号２０６のフレ
ーム位相およびデータ処理手段２６の遅延ビット数が決
まるまでＬＳＩの製造が困難であるという課題があっ
た。

【０００８】この発明は上記のような課題を解決するた
めになされたもので、クロック分配基板１からの第１の
フレームパルス信号１０３のフレーム位相に対する第１
のデータ処理基板２におけるデータ処理手段２６への入
力データ信号２０６のフレーム位相設定を自由に行える
ようにした。あるいは第２のデータ処理基板３における
入力データ信号２０７のフレーム位相を変更した場合に
おいても、第１のデータ処理基板２の第２のフレームカ
ウンタ２２およびパルス生成手段２３、第２のデータ処
理基板３の第２のフレームカウンタ３２および手段３３
の回路変更が不要で、ＬＳＩ化が容易な基板間データ位
相制御回路を得ることを目的とする。

【０００９】

【課題を解決するための手段】この発明に係る基板間デ
ータパターン生成回路は、基準クロックからフレーム位
相情報を出力する第１のフレームカウンタと、この第１
のフレームカウンタからの位相情報を基に任意のタイミ
ング位置に位相情報を置き換える第２のフレームカウン
タと、この第２のフレームカウンタ出力をデコードして
必要位置に設定パターンを与えるパルス生成手段と、こ
の第２のフレームカウンタの初期位相位置を設定するロ
ード値設定手段を備えた。

【００１０】または、基準クロックからフレーム位相情
報を出力する第１のフレームカウンタと、この第１のフ
レームカウンタからの位相情報を基に任意のタイミング
位置に位相情報を置き換える第２のフレームカウンタ
と、この第２のフレームカウンタ出力をデコードして必
要位置に設定パターンを与えるパルス生成手段と、この
第２のフレームカウンタへの第１のフレームカウンタの
位相位置を任意のクロック位置にシフトするスタート位
置変換手段を備えた。

【００１１】または、基準クロックからフレーム位相情
報を出力する第１のフレームカウンタと、この第１のフ
レームカウンタからの位相情報を基に任意のタイミング
位置に位相情報を置き換える第２のフレームカウンタ
と、この第２のフレームカウンタ出力をデコードして必
要位置に設定パターンを与えるパルス生成手段と、この
第２のフレームカウンタの生成された出力パターンを任
意のクロック位置にシフトするスタート位置遅延手段を
備えた。

【００１２】また、ロード値設定手段は、ソフトウェア
設定してその値を読み出してフレームカウンタに与える
構成とした。

【００１３】

【作用】この発明による基板間データパターン生成回路
は、第１のフレームカウンタからの位相情報に基づき、
第２のフレームカウンタが位相をシフトし、これに基づ
いてパルス生成手段が設定パターンを生成してデータ処
理手段に出力する。位相シフト量はロード値設定手段に
より容易に変更される。

【００１４】または、第１のフレームカウンタの位相位
置は、スタート位置変換手段で位相シフトが必要になれ
ばその分だけシフトされて第２のフレームカウンタに与
えられる。

【００１５】または、第２のフレームカウンタの位相位
置は、シフトが必要になればスタート位置遅延手段によ
りその分だけ位相がシフトされてデータ処理手段に与え
られる。

【００１６】第２のフレームカウンタの初期値は、ソフ
トウェア設定値が読み出されて設定される。

【００１７】

【実施例】

実施例１．図１は、請求項１の発明の一実施例である基
板間データ位相制御回路のブロック構成図である。図１
において、１はクロック分配基板であり、クロック源１
１、第１のフレームカウンタ１２、フレームパルス分配
手段１３、クロック分配手段１４により構成される。２
は第１のデータ処理基板であり、ロード値設定手段２
１、第２のフレームカウンタ２２、パルス生成手段２
３、データ処理手段２６により構成される。３は第２の
データ処理基板であり、第１のデータ処理基板２と同
様、ロード値設定手段３１、第２のフレームカウンタ３
２、パルス生成手段３３、データ処理手段３６により構
成される。

【００１８】また、ロード値設定手段２１は、図２に示
すように、例えばスイッチ２１０および複数の抵抗から
なる抵抗モジュール２１１により構成される。また、第
２のフレームカウンタ２２は図２に示すようにインバー
タ２２０およびカウンタ２２１により構成される。

【００１９】次に本発明の請求項１に係わる一実施例の
動作について図１と、図１の各部波形を示すタイミング
チャートの一例である図３を用いて説明する。図３中の
記号部分の波形は、図１中の対応する記号の回路の波形
の例を示す。クロック分配基板１の動作は、従来と同様
である。即ち、クロック源１１から出力されたクロック
信号１０１は第１のフレームカウンタ１２で分周され、
フレームパルス信号１０２が生成される。このフレーム
パルス信号１０２は分岐され第１のフレームパルス信号
１０３および第２のフレームパルス信号１０４として出
力される。

【００２０】次に、第１のデータ処理基板２の動作につ
いて説明する。ここで、１フレームを８ビット構成と
し、データ処理手段２６の機能として第２、第３ビット
を“０”に設定する場合について説明する。第２のフレ
ームカウンタ２２においては、クロック分配基板１から
の第１のフレームパルス信号１０３によりリセットされ
第１のクロック信号１０５によりカウントを行いアドレ
ス信号２０２を生成出力する。このとき、第２のフレー
ムカウンタ２２はロード値設定手段２１からのカウンタ
ロード値２０１により初期化される。パルス生成手段２
３では、第２のフレームカウンタ２２からのアドレス信
号２０２をデコードしデータ処理手段２６で必要なパル
ス信号２０３を出力する。データ処理手段２６では、パ
ルス生成手段２３からのパルス信号２０３により入力デ
ータ信号２０６を処理し、出力データ信号２０７を出力
する。ここで、パルス生成手段２３からのパルス信号２
０３としては図３に示すように８ビットに２ビット
“Ｌ”レベルになる信号が相当する。

【００２１】いま、データ処理手段２６の入力データ信
号２０６と第２のフレームカウンタ２２への第１のフレ
ームパルス信号１０３との位相関係が図２（Ａ）に示す
ごとく一致している場合にはロード値設定手段２１から
のカウンタロード値２０１は“０”とする必要がある。
したがってロード値設定手段２１内に配備されるスイッ
チ２１０の状態は入力端子と出力端子が短絡された状態
（以下ＯＮ状態という。また、入力端子と出力端子が開
放された状態をＯＦＦ状態という。）に設定すればよ
い。その後の設計変更などによりデータ処理手段２６の
入力データ信号２０６に対する第２のフレームカウンタ
２２への第１のフレームパルス信号１０３の位相関係が
図２（Ｂ）に示すごとく３ビット遅延した場合には、ロ
ード値設定手段２１からのカウンタロード値を２０１
“５”とすればよい。すなわちロード値設定手段２１内
に配備されるスイッチ２１０の状態を下位ビット（カウ
ンタ２２１のＱＡ端子に接続されるスイッチ端子）から
順に“ＯＦＦ，ＯＮ，ＯＦＦ，ＯＮ”とすれば、第２の
フレームカウンタ２２およびパルス生成手段２３の回路
の変更なく所望のパルス信号２０３を生成できる。

【００２２】第２のデータ処理基板３の動作は第１のデ
ータ処理基板２の動作と同様である。本実施例ではロー
ド値設定手段２１をスイッチ２１０および抵抗モジュー
ル２１１により構成したが、リード・オンリーメモリ
（以下ＲＯＭという。）を用いて構成してもよい。

【００２３】実施例２．図４は、請求項２の発明の一実
施例である基板間データ位相制御回路のブロック構成図
である。図において、１はクロック分配基板であり、ク
ロック源１１、第１のフレームカウンタ１２、クロック
分配手段１４、ＲＯＭ１５により構成される。２は第１
のデータ処理基板であり、第２のフレームカウンタ２
２、パルス生成手段２３、データ処理手段２６により構
成される。３は第２のデータ処理基板であり、第１のデ
ータ処理基板２と同様、第２のフレームカウンタ３２、
パルス生成手段３３、データ処理手段３６により構成さ
れる。

【００２４】次に本実施例の動作について図４および図
４の各部波形を示すタイミングチャートの図５を用いて
説明する。図５中の記号対応の波形は、図４中の同一記
号の回路の波形である。まず、クロック分配基板１の動
作について説明する。クロック信号１０１は分周されて
アドレス信号１０２としてＲＯＭ１５に与えられる。Ｒ
ＯＭ１５では、第１のフレームカウンタ１２からのアド
レス信号１０２から入力データ信号２０６および２０７
のフレーム位相に同期した第１のフレームパルス信号１
０３および第２のフレームパルス信号１０４が生成され
る。そして第１のデータ処理基板２および第２のデータ
処理基板３に出力される。つまり、ＲＯＭ１５により、
その入力と出力間でフレーム位相を任意に設定できるス
タート位置変換手段となる。クロック信号１０１は分岐
され、第１のクロック信号１０５および第２のクロック
信号１０６としてに出力される。

【００２５】次に、第１のデータ処理基板２の動作につ
いて説明する。実施例１と同様、１フレームを８ビット
構成とし、データ処理手段２６の機能としては第２、第
３ビットに“０”を挿入するものとする。実施例１と同
様、第２のフレームカウンタ２２は、第１のフレームパ
ルス信号１０３によりリセットされ、第１のクロック信
号１０５によりカウントを行いアドレス信号２０２を生
成出力する。パルス生成手段２３は、アドレス信号２０
２をデコードしてデータ処理手段２６で必要なパルス信
号２０３を出力する。データ処理手段２６では、パルス
信号２０３により入力データ信号２０６を処理し、出力
データ信号２０７を出力する。パルス信号２０３として
は、実施例１と同様、図５に示すように８ビットに２ビ
ット“Ｌ”レベルであるとする。

【００２６】いま、データ処理手段２６の入力データ信
号２０６と第１のフレームカウンタ１２のフレーム位相
関係が図５（Ａ）に示すような場合には、第１のフレー
ムカウンタ１２の出力であるアドレス信号１０２が
“７”のときにＲＯＭ１５で図５（Ａ）の第１のフレー
ムパルス信号１０３を生成出力すれば良い。その後の設
計変更などにより入力データ信号２０６と第１のフレー
ムカウンタ１２のフレーム位相関係が図５（Ｂ）に示す
ごとく３ビット遅延した場合には、第１のフレームカウ
ンタ１２の出力であるアドレス信号１０２が“２”のと
きにＲＯＭ１５において第１のフレームパルス信号１０
３を生成出力するように設定変更する。こうすれば、第
２のフレームカウンタおよびパルス生成手段２３の回路
は変更しないで所望のパルス信号２０３を生成できる。
第２のデータ処理基板３の動作は第１のデータ処理基板
２の動作と同様である。

【００２７】実施例３．図６は、請求項２の発明の他の
実施例である基板間データ位相制御回路のブロック構成
図である。図５において、１はクロック分配基板であ
り、その構成は実施例１と同様に、クロック源１１、第
１のフレームカウンタ１２、フレームパルス分配手段１
３、クロック分配手段１４がある。２は第１のデータ処
理基板であり、第２のフレームカウンタ２２、パルス生
成手段２３、遅延設定手段２４、遅延手段２５、データ
処理手段２６により構成される。３は第２のデータ処理
基板であり、第１のデータ処理基板２と同様、第２のフ
レームカウンタ３２、パルス生成手段３３、遅延設定手
段３４、遅延手段３５、データ処理手段３６により構成
される。遅延設定手段２４は図７に示すごとくスイッチ
２４０および複数の抵抗からなる抵抗モジュール２４１
により構成される。また、遅延手段２５はシフトレジス
タ２５０およびセレクタ２５１により構成される。

【００２８】次に、本実施例の動作を図６とその各部波
形を示すタイミングチャートである図８を用いて説明す
る。図８中の記号対応の波形は、図６中の同一記号回路
の波形の例を示す。まず、クロック分配基板１の動作は
実施例１と同じである。次に、第１のデータ処理基板２
のの動作について説明する。実施例１と同様、１フレー
ムを８ビット構成とし、データ処理手段２６の機能とし
て第２、第３ビットに“０”を挿入するものとする。第
２のフレームカウンタ２２は、第１のフレームパルス信
号１０３によりリセットされ、第１のクロック信号１０
５によりカウントを行いアドレス信号２０２を生成出力
する。パルス生成手段２３は、このアドレス信号２０２
をデコードしてデータ処理手段２６で必要なパルス信号
２０３を出力する。遅延設定手段２４は遅延手段２５の
遅延ビット数をソフト・ストラップまたはハードストラ
ップ構成により設定制御する。遅延手段２５では、遅延
設定手段２４からの遅延設定信号２０４により定められ
たビット数の遅延をパルス生成手段２３からのパルス信
号２０３に加える。つまりスタート位置遅延手段とな
る。データ処理手段２６では、遅延手段２５からの遅延
を与えられたパルス信号２０５により入力データ信号２
０６を処理し、出力データ信号２０７を出力する。パル
ス信号２０３および遅延手段２５からの遅延を与えられ
たパルス信号２０５としては、実施例１と同様、図８に
示すように８ビットに２ビットが“Ｌ”レベルであると
する。

【００２９】いま、データ処理手段２６の入力データ信
号２０６と第２のフレームカウンタ２２への第１のフレ
ームパルス信号１０３との位相関係が図８（Ａ）に示す
ごとく一致している場合には、遅延設定手段２４からの
遅延設定値は“０”とする必要がある。したがって遅延
設定手段２４内に配備されるスイッチ２４０の状態は入
力端子と出力端子が短絡された状態（以下ＯＮ状態とい
う。また、入力端子と出力端子が開放された状態をＯＦ
Ｆ状態という。）に設定すればよい。その後の設計変更
などによりデータ処理手段２６の入力データ信号２０６
に対する第２のフレームカウンタ２２への第１のフレー
ムパルス信号１０３の位相関係が図８（Ｂ）に示すごと
く３ビット遅延した場合には、遅延設定手段２４からの
遅延設定値は“３”とすれば、すなわち遅延設定手段２
４内に配備されるスイッチ２４０の状態を下位ビット
（セレクタ２５１のＳＡ端子に接続されるスイッチ端
子）から順に“ＯＦＦ，ＯＦＦ，ＯＮ”とすれば、第２
のフレームカウンタ２２およびパルス生成手段２３の回
路の変更なく所望のパルスを生成できる。

【００３０】第２のデータ処理基板３の動作は第１のデ
ータ処理基板２の動作と同様である。

【００３１】

【発明の効果】以上に述べたようにこの発明によれば、
第１のフレームカウンタに対し任意の位相位置に波形を
シフトする第２のフレームカウンタの初期設定パターン
値を任意に設定変更できるようにしたので、各データ処
理基板で入力信号のフレーム位相を変更し場合でも、第
２のフレームカウンタ及びパルス発生手段の回路変更が
不要で、データ処理基板の回路設計と変更が容易である
効果がある。

【００３２】または、第１のフレームカウンタに対し任
意の位相位置に波形をシフトする第２のフレームカウン
タへの位相位置を変換するようにしたので、各データ処
理基板で入力信号のフレーム位相を変更し場合でも、第
２のフレームカウンタ及びパルス発生手段の回路変更が
不要であり、データ処理基板の回路設計と変更が容易で
ある効果がある。

【００３３】または、パルス生成手段の出力位相位置を
遅延シフトするようにしたので、各データ処理基板で入
力信号のフレーム位相を変更し場合でも、第２のフレー
ムカウンタ及びパルス発生手段の回路変更が不要であ
り、データ処理基板の回路設計と変更が容易である効果
がある。

【００３４】第２のフレームカウンタの初期値をソフト
ウェア設定するようにしたので、データ処理基板での位
相変更が更に容易になる効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１の基板間データ位相制御回
路のブロック構成図である。

【図２】図１のロード値設定手段と第２のフレームカウ
ンタの詳細構成図である。

【図３】実施例１の基板間データ位相制御回路の動作を
説明するタイミングチャート図である。

【図４】この発明の実施例２の基板間データ位相制御回
路のブロック構成図である。

【図５】実施例２の基板間データ位相制御回路の動作を
説明するタイミングチャート図である。

【図６】この発明の実施例３の基板間データ位相制御回
路のブロック構成図である。

【図７】実施例３の遅延設定手段および遅延手段の詳細
構成図である。

【図８】実施例３の基板間データ位相制御回路の動作を
説明するタイミングチャート図である。

【図９】従来の基板間データ位相制御方法の一実施例を
示すブロック構成図である。

【図１０】従来例の第２のフレームカウンタの構成図で
ある。

【符号の説明】

１ クロック分配基板 ２ 第１のデータ処理基板 ３ 第２のデータ処理基板 １１ クロック源 １２ 第１のフレームカウンタ １３ フレームパルス分配手段 １４ クロック分配手段 １５ ＲＯＭ ２１ ロード値設定手段 ２２ 第２のフレームカウンタ ２３ パルス生成手段 ２４ 遅延設定手段 ２５ 遅延手段 ２６ データ処理手段 ３１ ロード値設定手段 ３２ 第２のフレームカウンタ ３３ パルス生成手段 ３４ 遅延設定手段 ３５ 遅延手段 ３６ データ処理手段 ２１０ スイッチ ２１１ 抵抗モジュール ２２０ インバータ ２２１ カウンタ ２４０ スイッチ ２４１ 抵抗モジュール ２５０ シフトレジスタ ２５１ セレクタ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年６月１７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】請求項２

【補正方法】変更

【補正内容】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】請求項３

【補正方法】変更

【補正内容】

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００１

【補正方法】変更

【補正内容】

【０００１】

【産業上の利用分野】本発明は、フレーム構造を持つデ
ータを基板間において伝送するディジタル伝送装置、特
に基板間インタフェース部をＬＳＩ化する場合に有用な
基板間データ位相制御回路に関するものである。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】０００２

【補正方法】変更

【補正内容】

【０００２】

【従来の技術】例えば監視のためにある特定パターンを
設定して後段の装置に送りたい、等の目的で前段で決め
られたパターンを生成したいことがある。この特定パタ
ーンの挿入位置はシステムの設計が終らない内は設定が
出来ない。こうした制約はともかく、従来の基板間デー
タ位相制御方法として、例えば「やさしいディジタル交
換（Ｐ１３２、図２．６２）」に基づく基板間データ位
相制御回路が考えられる。この考えによる従来装置のブ
ロック構成図を図９に示す。図において、１はクロック
分配基板であり、クロック源１１、第１のフレームカウ
ンタ１２、フレームパルス分配手段１３、クロック分配
手段１４により構成される。２は第１のデータ処理基板
であり、第２のフレームカウンタ２２、パルス生成手段
２３、データ処理手段２６により構成される。３は第２
のデータ処理基板であり、第１のデータ処理基板２と同
様、第２のフレームカウンタ３２、パルス生成手段３
３、データ処理手段３６により構成される。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】

【発明が解決しようとする課題】従来の基板間データ位
相制御回路は以上のように構成されていたため、クロッ
ク分配基板１からの第１のフレームパルス信号１０３の
フレーム位相に対する第１のデータ処理基板２における
データ処理手段２６への入力データ信号２０６の特定パ
ターンを挿入する位相、あるいは第２のデータ処理基板
３への入力データ信号２０７の特定パターンを挿入する
位相を変更したい場合、以下の操作が必要であった。即
ち第１のデータ処理基板２のパルス生成手段２３および
第２のデータ処理基板３のパルス生成手段３３の回路を
変更するか、あるいは第１のデータ処理基板２の第２の
フレームカウンタ２２または第２のデータ処理基板３の
第２のフレームカウンタ３２内に配備されるカウンタ２
２１のロード値入力端子への入力値を変更しなければな
らなかった。特に第１のデータ処理基板２のフレームカ
ウンタ２２およびパルス生成手段２３、第２のデータ処
理基板３のフレームカウンタ３２およびパルス生成手段
３３をＬＳＩ化する場合、第１のデータ処理基板２にお
けるデータ処理手段２６の入力データ信号２０６のフレ
ーム位相およびデータ処理手段２６の遅延ビット数が決
まるまでＬＳＩの製造が困難であるという課題があっ
た。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正内容】

【０００８】この発明は上記のような課題を解決するた
めになされたもので、第１のデータ処理基板２における
データ処理手段２６への入力データ信号２０６のフレー
ム位相に対する特定パターンを挿入する位相の設定を自
由に行えるようにした。あるいは第２のデータ処理基板
３における入力データ信号２０７のフレーム位相を変更
した場合においても、第１のデータ処理基板２の第２の
フレームカウンタ２２およびパルス生成手段２３、第２
のデータ処理基板３の第２のフレームカウンタ３２およ
び手段３３の回路変更が不要で、ＬＳＩ化が容易な基板
間データ位相制御回路を得ることを目的とする。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】

【課題を解決するための手段】この発明に係る基板間デ
ータ位相制御回路は、基準クロックからフレーム位相情
報を出力する第１のフレームカウンタと、この第１のフ
レームカウンタからの位相情報を基に所定のタイミング
位置に位相情報を置き換える第２のフレームカウンタ
と、この第２のフレームカウンタ出力をデコードして必
要位置に設定パターンを与えるパルス生成手段と、この
第２のフレームカウンタの初期位相位置を設定するロー
ド値設定手段を備えた。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】または、基準クロックからフレーム位相情
報を出力する第１のフレームカウンタと、この第１のフ
レームカウンタからの位相情報を基に所定のタイミング
位置に位相情報を置き換える第２のフレームカウンタ
と、この第２のフレームカウンタ出力をデコードして必
要位置に設定パターンを与えるパルス生成手段と、この
第２のフレームカウンタへの第１のフレームカウンタの
位相位置を任意のクロック位置にシフトするスタート位
置変換手段を備えた。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】または、基準クロックからフレーム位相情
報を出力する第１のフレームカウンタと、この第１のフ
レームカウンタからの位相情報を基に所定のタイミング
位置に位相情報を置き換える第２のフレームカウンタ
と、この第２のフレームカウンタ出力をデコードして必
要位置に設定パターンを与えるパルス生成手段と、この
第２のフレームカウンタの生成された出力パターンを任
意のクロック位置にシフトする遅延手段を備えた。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正内容】

【００１３】

【作用】この発明による基板間データ位相制御回路は、
第１のフレームカウンタからの位相情報に基づき、第２
のフレームカウンタが位相をシフトし、これに基づいて
パルス生成手段が設定パターンを生成してデータ処理手
段に出力する。位相シフト量はロード値設定手段により
容易に変更される。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】または、第２のフレームカウンタの位相位
置に基づいて、パルスを生成するパルス生成手段の出力
に遅延が必要になれば遅延手段によりその分だけ位相が
シフトされてデータ処理手段に与えられる。

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】いま、データ処理手段２６の入力データ信
号２０６と第２のフレームカウンタ２２への第１のフレ
ームパルス信号１０３との位相関係が図２（Ａ）に示す
ごとく一致している場合にはロード値設定手段２１から
のカウンタロード値２０１は“０”とする必要がある。
したがってロード値設定手段２１内に配備されるスイッ
チ２１０の状態は入力端子と出力端子が短絡された状態
（以下ＯＮ状態という。また、入力端子と出力端子が開
放された状態をＯＦＦ状態という。）に設定すればよ
い。その後の設計変更などによりデータ処理手段２６の
入力データ信号２０６に対する第２のフレームカウンタ
２２への第１のフレームパルス信号１０３の位相関係が
図２（Ｂ）に示すごとく３ビット早くなった場合には、
ロード値設定手段２１からのカウンタロード値を２０１
“５”とすればよい。すなわちロード値設定手段２１内
に配備されるスイッチ２１０の状態を下位ビット（カウ
ンタ２２１のＱＡ端子に接続されるスイッチ端子）から
順に“ＯＦＦ，ＯＮ，ＯＦＦ，ＯＮ”とすれば、第２の
フレームカウンタ２２およびパルス生成手段２３の回路
の変更なく所望のパルス信号２０３を生成できる。

【手続補正１４】

【補正対象書類名】明細書

【補正対象項目名】００２６

【補正方法】変更

【補正内容】

【００２６】いま、データ処理手段２６の入力データ信
号２０６と第１のフレームカウンタ１２のフレーム位相
関係が図５（Ａ）に示すような場合には、第１のフレー
ムカウンタ１２の出力であるアドレス信号１０２が
“７”のときにＲＯＭ１５で図５（Ａ）の第１のフレー
ムパルス信号１０３を生成出力すれば良い。その後の設
計変更などにより入力データ信号２０６のフレーム位相
に対する第１のフレームカウンタ１２のフレーム位相関
係が図５（Ｂ）に示すごとく３ビット早くなった場合に
は、第１のフレームカウンタ１２の出力であるアドレス
信号１０２が“２”のときにＲＯＭ１５において第１の
フレームパルス信号１０３を生成出力するように設定変
更する。こうすれば、第２のフレームカウンタおよびパ
ルス生成手段２３の回路は変更しないで所望のパルス信
号２０３を生成できる。第２のデータ処理基板３の動作
は第１のデータ処理基板２の動作と同様である。

【手続補正１５】

【補正対象書類名】明細書

【補正対象項目名】００２７

【補正方法】変更

【補正内容】

【００２７】実施例３．図６は、請求項２の発明の他の
実施例である基板間データ位相制御回路のブロック構成
図である。図６において、１はクロック分配基板であ
り、その構成は実施例１と同様に、クロック源１１、第
１のフレームカウンタ１２、フレームパルス分配手段１
３、クロック分配手段１４がある。２は第１のデータ処
理基板であり、第２のフレームカウンタ２２、パルス生
成手段２３、遅延設定手段２４、遅延手段２５、データ
処理手段２６により構成される。３は第２のデータ処理
基板であり、第１のデータ処理基板２と同様、第２のフ
レームカウンタ３２、パルス生成手段３３、遅延設定手
段３４、遅延手段３５、データ処理手段３６により構成
される。遅延設定手段２４は図７に示すごとくスイッチ
２４０および複数の抵抗からなる抵抗モジュール２４１
により構成される。また、遅延手段２５はシフトレジス
タ２５０およびセレクタ２５１により構成される。

【手続補正１６】

【補正対象書類名】明細書

【補正対象項目名】００２８

【補正方法】変更

【補正内容】

【００２８】次に、本実施例の動作を図６とその各部波
形を示すタイミングチャートである図８を用いて説明す
る。図８中の記号対応の波形は、図６中の同一記号回路
の波形の例を示す。まず、クロック分配基板１の動作は
実施例１と同じである。次に、第１のデータ処理基板２
のの動作について説明する。実施例１と同様、１フレー
ムを８ビット構成とし、データ処理手段２６の機能とし
て第２、第３ビットに“０”を挿入するものとする。第
２のフレームカウンタ２２は、第１のフレームパルス信
号１０３によりリセットされ、第１のクロック信号１０
５によりカウントを行いアドレス信号２０２を生成出力
する。パルス生成手段２３は、このアドレス信号２０２
をデコードしてデータ処理手段２６で必要なパルス信号
２０３を出力する。遅延設定手段２４は遅延手段２５の
遅延ビット数をソフト・ストラップまたはハードストラ
ップ構成により設定制御する。遅延手段２５では、遅延
設定手段２４からの遅延設定信号２０４により定められ
たビット数の遅延をパルス生成手段２３からのパルス信
号２０３に加える。データ処理手段２６では、遅延手段
２５からの遅延を与えられたパルス信号２０５により入
力データ信号２０６を処理し、出力データ信号２０７を
出力する。パルス信号２０３および遅延手段２５からの
遅延を与えられたパルス信号２０５としては、実施例１
と同様、図８に示すように８ビットに２ビットが“Ｌ”
レベルであるとする。

【手続補正１７】

【補正対象書類名】明細書

【補正対象項目名】００２９

【補正方法】変更

【補正内容】

【００２９】いま、データ処理手段２６の入力データ信
号２０６と第２のフレームカウンタ２２への第１のフレ
ームパルス信号１０３との位相関係が図８（Ａ）に示す
ごとく一致している場合には、遅延設定手段２４からの
遅延設定値は“０”とする必要がある。したがって遅延
設定手段２４内に配備されるスイッチ２４０の状態は入
力端子と出力端子が短絡された状態（以下ＯＮ状態とい
う。また、入力端子と出力端子が開放された状態をＯＦ
Ｆ状態という。）に設定すればよい。その後の設計変更
などによりデータ処理手段２６の入力データ信号２０６
に対する第２のフレームカウンタ２２への第１のフレー
ムパルス信号１０３の位相関係が図８（Ｂ）に示すごと
く３ビット早くなった場合には、遅延設定手段２４から
の遅延設定値は“３”とすれば、すなわち遅延設定手段
２４内に配備されるスイッチ２４０の状態を下位ビット
（セレクタ２５１のＳＡ端子に接続されるスイッチ端
子）から順に“ＯＦＦ，ＯＦＦ，ＯＮ”とすれば、第２
のフレームカウンタ２２およびパルス生成手段２３の回
路の変更なく所望のパルスを生成できる。

【手続補正１８】

【補正対象書類名】明細書

【補正対象項目名】００３１

【補正方法】変更

【補正内容】

【００３１】

【発明の効果】以上に述べたようにこの発明によれば、
第１のフレームカウンタに対し任意の位相位置に位相を
シフトする第２のフレームカウンタの初期設定パターン
値を任意に設定変更できるようにしたので、各データ処
理基板で入力信号のフレーム位相を変更した場合でも、
第２のフレームカウンタ及びパルス生成手段の回路変更
が不要で、データ処理基板の回路設計と変更が容易であ
る効果がある。

【手続補正１９】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】または、第１のフレームカウンタの出力に
対し所定の位相位置に位相をシフトする第２のフレーム
カウンタへの位相位置を変換するようにしたので、各デ
ータ処理基板で入力信号のフレーム位相を変更し場合で
も、第２のフレームカウンタ及びパルス生成手段の回路
変更が不要であり、データ処理基板の回路設計と変更が
容易である効果がある。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 一番ヶ瀬 広 鎌倉市大船五丁目１番１号 三菱電機株式 会社通信システム研究所内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 基準クロックからフレーム位相情報を出
   力する第１のフレームカウンタと、 上記第１のフレームカウンタからの位相情報を基に、任
   意のタイミング位置に位相情報を置き換える第２のフレ
   ームカウンタと、 上記第２のフレームカウンタ出力をデコードして必要位
   置に設定パターンを与えるパルス生成手段と、 上記第２のフレームカウンタの初期位相位置を設定する
   ロード値設定手段を備えた基板間データ位相制御回路。
2. 【請求項２】 基準クロックからフレーム位相情報を出
   力する第１のフレームカウンタと、 上記第１のフレームカウンタからの位相情報を基に、任
   意のタイミング位置に位相位置を置き換える第２のフレ
   ームカウンタと、 上記第２のフレームカウンタ出力をデコードして必要位
   置に設定パターンを与えるパルス生成手段と、 上記第２のフレームカウンタへの第１のフレームカウン
   タの位相位置を任意のクロック位置にシフトするスター
   ト位置変換手段を備えた基板間データ位相制御回路。
3. 【請求項３】 基準クロックからフレーム位相情報を出
   力する第１のフレームカウンタと、 上記第１のフレームカウンタからの位相情報を基に、任
   意のタイミング位置に位相位置を置き換える第２のフレ
   ームカウンタと、 上記第２のフレームカウンタ出力をデコードして必要位
   置に設定パターンを与えるパルス生成手段と、 上記第２のフレームカウンタで生成された位相位置を任
   意のクロック位置にシフトするスタート位置遅延手段を
   備えた基板間データ位相制御回路。
4. 【請求項４】 ロード値設定手段は、ソフトウェア設定
   してその値を読み出してフレームカウンタに与える構成
   とすることを特徴とする請求項１記載の基板間データ位
   相制御回路。