JPH07253872A - プロセッサの入出力回路 - Google Patents

Abstract

(57)【要約】 〔目的〕 ビット幅の変換を伴うデータの入出力時間を
短縮したプロセッサの入出力回路を提供する。 〔構成〕 この入出力回路は、ビット幅ｎの外部データ
バス(EX)等の外部バスに接続される入出力端子(12)とビ
ット幅ｎ×ｍの内部データバス(13)等の内部バスを構成
するビット幅ｎのｍ個の部分(13a〜13b)との間にそれぞ
れ配置されるビット幅ｎのｍ個のデータ保持回路(11a〜
11d)と、入出力命令を実行してデータ保持回路(11a〜11
d)のデータの保持と出力の動作を制御する命令デコーダ
(14)を備える。この命令デコーダ(14)は、入力命令の実
行時には、入出力端子(12)に順次出現するデータを各デ
ータ保持回路(11a〜11d)に順次保持させたのち、それぞ
れに保持済みのデータを内部データバス(13)上に一斉に
出力させる。また、命令デコーダ(14)は、出力命令の実
行時には、内部データバス(13)上に出現するデータを各
データ保持回路(11a〜11d) に一斉に保持させたのち、
それぞれに保持済みのデータを入出力端子(12)に順次出
力させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各種のディジタルデー
タの処理に利用されるプロセッサの入出力回路に関する
ものであり、特に、ビット幅の異なる内外のバス上を転
送されるデータやアドレスなどのビット幅を高速に変換
できるプロセッサの入出力回路に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路の高密度化に伴
い、マイクロプロセッサ内で処理可能なデータやアドレ
スのビット幅は１６ビットから３２ビットへ、更には６
４ビットへと急速に拡大されつつあり、これに応じてマ
イクロプロセッサ内に形成される内部データバスや内部
アドレスバスのビット幅も拡大されつつある。しかしな
がら、このようなマイクロプロセッサを組込んだデータ
処理システムを構成する場合、プロセッサの内部バスの
ビット幅と同様に大きなビット幅の外部バスをシステム
ボード上に配線しようとすれば、配線が複雑になると共
にボード面積も増大するという問題がある。また、外部
バスのビット幅の増加は、マイクロプロセッサの入出力
ピン数によって制限されるという問題もある。

【０００３】このため、現状では、外部バスのビット幅
や入出力ピン数については８や１６程度に留めておき、
内部バスのみについてそのビット幅を３２や６４などに
拡大するという傾向にある。従来、上述のようなビット
幅が異なる内部バスと外部バスとの間には、ビット幅の
変換を行うためのシフトレジスタが設置されてきた。例
えば、図３に示すように、８ビット幅の外部データバス
ＥＸに連なるマイクロプロセッサＰの入出力端子１２
と、３２ビット幅の内部バス１３との間に３２ビット幅
のシフトレジスタ１１が設置される。このシフトレジス
タ１１によるビット幅の変換操作は、命令デコーダ１４
が内部バス１６から命令レジスタ１５に保持された命令
をデコードし、シフトレジスタ１１にデータの保持を指
令するラッチ指令と、保持したデータのシフトを指令す
るシフト指令とを供給することによって行われる。

【０００４】図３のプロセッサが３２ビット幅のデータ
を外部データバスＥＸから内部データバス１３上に転送
する場合は、３２ビット幅のデータのうち最下位ビット
を含む８ビット分のデータが他のマイクロプロセッサや
周辺装置など図示しない他の部分から外部データバスＥ
Ｘ上に出力され、これが入出力端子１２を介してシフト
レジスタ１１にラッチされる。次に、このラッチされた
８ビットのデータが下位側に８ビット分シフトされたの
ち、続いて外部データバスＥＸ上に出力された更に上位
の８ビット分のデータが入出力端子１２を介してシフト
レジスタ１１にラッチされる。続いて、既にラッチされ
た１６ビット分のデータが８ビットずつ下位側にシフト
されたのち、次に上位の８ビット分のデータが外部デー
タバスＥＸからシフトレジスタ１１にラッチされる。こ
のようにして、８ビットずつのデータのラッチと、ラッ
チ済みデータの８ビット分のシフトとを反復することに
より、３２ビット幅のデータが８ビットずつ４回に分け
てシフトレジスタ１１に保持される。このシフトレジス
タ１１にラッチされた３２ビット幅のデータは、同一ビ
ット幅の内部データバス１３上をＡＬＵなど他の部分に
転送される。これとは逆に、３２ビット幅のデータを内
部バス１３から外部バスＥＸ上に転送する場合には、上
述した操作の逆の操作が行われる。

【０００５】

【発明が解決しようとする課題】上述した従来の入出力
回路では、データのラッチとシフトとが複数回にわたっ
て反復される。このため、シフト操作に時間がかかり、
従って変換操作に長時間を要するという問題がある。図
２の例では、８ビットずつ４回に分けて行うシフト操作
だけでも３２クロック周期もの長い時間を要することに
なる。従って、本発明の目的は、データやアドレスの入
出力の際のビット幅の変換のための操作時間の短縮が可
能なプロセッサの入出力回路を提供することにある。

【０００６】

【課題を解決するための手段】上記従来技術の問題点を
解決する本発明に係わるプロセッサの入出力回路は、ビ
ット幅ｎ×ｍ（ｎとｍは自然数）の内部バスと、ビット
幅ｎの外部バスに接続される入出力端子との間に設置さ
れる。この入出力回路は、入出力端子と内部バスを構成
するビット幅ｎのｍ個の部分との間にそれぞれ配置され
るビット幅ｎのｍ個のデータ保持回路と、入出力命令を
実行して上記ｍ個のデータ保持回路のデータの保持と出
力の動作を制御する命令デコーダとを備えている。この
命令デコーダは、入力命令の実行時には、入出力端子に
順次出現するデータを各データ保持回路に順次保持させ
たのち各データ保持回路が保持済みのデータを一斉に内
部バス上に出力させる。更に、この命令デコーダは、出
力命令の実行時には、内部バス上に出現するデータを各
データ保持回路に一斉に保持させたのち各データ保持回
路が保持済みのデータを入出力端子に順次出力させる。

【０００７】

【作用】入力命令の実行時には、外部バスに連なる入出
力端子に順次出現するデータが互いに分離して設置され
命令デコーダの制御のもとに独立に動作する各データ保
持回路に順次保持される。また、出力命令の実行時に
は、互いに分離して設置され命令デコーダの制御のもと
に独立に動作する各データ保持回路に保持中のデータが
外部バスに連なる入出力端子に順次出力される。このよ
うに、データ保持回路を単一のシフトレジスタで構成す
る代わりに、互いに独立に動作する複数のデータ保持回
路で構成することによって保持データのシフト操作が不
要になる。この結果、データやアドレスの入出力時のビ
ット幅の変換のための操作時間が大幅に短縮される。以
下、本発明を実施例と共に更に詳細に説明する。

【０００８】

【実施例】図１は、本発明の一実施例のマイクロプロセ
ッサの入出力回路の構成を示すブロック図である。この
実施例の入出力回路が設置されるマイクロプロセッサＰ
は、ビット幅３２の内部データバス１３と、ビット幅８
の外部データバスＥＸに接続される８個の入出力端子１
２と、この８個の入出力端子１２と内部データバス１３
との間に設置される各８ビット幅の４個のレジスタ部１
１ａ〜１１ｄとを備えている。更に、このマイクロプロ
セッサＰは、命令デコーダ１４、命令レジスタ１５、内
部バス１６及び外部接続バス１７を備えている。入出力
端子１２と４個のレジスタ部１１ａ〜１１ｄとの間は８
ビット幅の外部接続バス１７によって接続されている。
内部データバス１３を構成する各８ビットの４個のデー
タ線１３ａ〜１３ｄが、レジスタ部１１ａ〜１１ｄのそ
れぞれに接続されている。

【０００９】命令デコーダ１４は、内部バス１６から命
令レジスタ１５に設定された入出力命令を実行すること
により、ビット幅の変換操作を伴う入出力処理のための
各４ビットの制御信号を制御信号線１４ａ〜１４ｄを介
して４個のレジスタ１１ａ〜１１ｄ部のそれぞれに供給
する。

【００１０】まず、３２ビット幅のデータを外部データ
バスＥＸから内部データバス１３上に転送する場合の動
作について説明する。この場合、内部バス１６から命令
レジスタ１５にデータ入力命令が設定されると共に、図
示しない他のプロセッサや周辺装置などから外部データ
バスＥＸ上に３２ビット幅のデータがその上位側から８
ビット分ずつ４回に分けて出力される。外部データバス
ＥＸ上に出力された８ビット幅のデータは、８個の入出
力ピンから成る入出力端子１２と８ビット幅の外部接続
バス１７とを介して４個のレジスタ部１１ａ〜１１ｄの
それぞれに供給される。この外部データバスＥＸ上への
データの出現と同期して、命令レジスタ１５に設定され
たデータ入力命令をデコードしたデコーダ１４から、４
ビットの制御信号が４個のレジスタ部１１ａ〜１１ｄの
それぞれに順次供給される。

【００１１】この例では、外部データバスＥＸ上に最初
に出力される８ビット幅のデータが、命令デコーダ１４
からレジスタ部１１ａに供給される制御信号に従い、ま
ずレジスタ部１１ａに保持される。次に外部データバス
ＥＸ上に次に出力される８ビット幅のデータが、命令デ
コーダ１４からレジスタ部１１ｂに供給される制御信号
に従ってこのレジスタ部１１ｂに保持される。以下、同
様にして、続いて８ビットずつ２回に分けて外部データ
バスＥＸ上に出力される８ビット幅のデータのそれぞれ
が、命令デコーダ１４から供給される制御信号に従って
レジスタ部１１ｃとレジスタ部１１ｄのそれぞれに保持
される。このようにして、８ビットずつ４回にわけて外
部データバスＥＸ上に出力され、レジスタ部１１ａ〜１
１ｄのそれぞれにラッチされた３２ビット幅のデータ
は、命令デコーダから出力される制御信号に従って、デ
ータ線１３ａ〜１３ｄのそれぞれを介して３２ビット幅
の内部データバス１３上に一斉に出力され、図示しない
後段の演算回路などに保持される。

【００１２】次に、３２ビット幅のデータを内部データ
バス１３から８ビット幅の外部データバスＥＸ上に下位
側から８ビットずつ順次転送する場合の動作について説
明する。この場合、図示しない演算部などから内部デー
タバス１３上に３２ビット幅のデータが出力されると共
に、内部バス１６を介して命令レジスタ１５にデータ出
力命令が設定される。命令デコーダ１４は、このデータ
出力命令をデコードすると、レジスタ部１１ａ〜１１ｄ
のそれぞれに制御信号を供給することにより、内部デー
タバス１３上に出現中の３２ビット幅のデータのうちの
各８ビット分をデータ線１３ａ〜１３ｄを介してレジス
タ部１１ａ〜１１ｄのそれぞれに一斉に保持させる。次
に、命令デコーダ１４は、レジスタ部１１ａ〜１１ｄの
それぞれが保持中の８ビット幅のデータを、レジスタ部
１１ｄ、１１ｃ、１１ｂ、１１ａの順に順次外部接続バ
ス１７と入出力端子１２とを介して外部データバスＥＸ
上に出力させる。

【００１３】図１中のレジスタ部１１ａは、例えば図２
に示すように、８ビットのレジスタ１１１，セレクタ１
１２及びトライステートバッファ１１３，１１４などか
ら構成されている。図１中の他の３個のレジスタ部１１
ｂ〜１１ｄも図１と同一の構成となっている、ただし、
図１に関して既に説明したように、レジスタ部１１ａ〜
１１ｄが命令デコーダ１４から受ける各１ビットの４種
類の制御信号ＳＥＬ，ＬＥＮ，ＩＥＮ，ＯＥＮのうちの
いくつかは、レジスタ部ごとに異なるタイミングを有し
ている。

【００１４】制御信号ＳＥＬは、レジスタ１１１にラッ
チさせようとする８ビットのデータが外部接続バス１７
と内部データバス１３のいずれに出現中のものである
か、すなわち、前述したプロセッサへのデータの入力で
あるかプロセッサからのデータの出力であるかを選択す
るためのものである。制御信号ＳＥＬに従いセレクタ１
１２で選択され、レジスタ１１１のデータ入力端子ＤＩ
に供給される８ビットのデータが、このレジスタのイネ
ーブル端子ＥＮに供給される制御信号ＬＥＮ（ラッチイ
ネーブル信号）に同期してこのレジスタ１１１に保持さ
れる。レジスタ１１１に保持された８ビットのデータ
は、そのデータ出力端子ＤＯから、プロセッサへのデー
タの入力であるかプロセッサからのデータの出力である
かに応じて一方のみが選択的に導通するトライステート
バッファ１１３又は１１４の一方を通って内部データバ
ス１３又は外部接続バス１７の一方に出力される。これ
らトライステートバッファの一方のみを選択するため
に、制御信号ＩＥＮ（入力イネーブル信号）とＯＥＮ
（出力イネーブル信号）が排反的にデコーダ１４から供
給される。

【００１５】再び図１を参照すれば、本発明の入出力回
路では、各８ビットの４個のレジスタ部１１ａ〜１１ｄ
を互いに分離して設置し、命令デコーダ１４の制御のも
とに独立して動作可能としている。このため、上述した
正規の入出力動作に加えて、特殊な入出力動作を行わせ
ることができる。例えば、外部データバスＥＸからプロ
セッサに入力するデータがオール“０”やオール
“１”、あるいは、“１”と“０”との交番パターンな
どのように４個の同一パターンから構成される特殊なデ
ータである場合には、外部データバスＥＸ上に１回だけ
８ビットデータを出力し、これを４個のレジスタ部１１
ａ〜１１ｄに一斉に保持させることにより、保持動作を
１回だけに短縮することができる。

【００１６】以上、内部データバスのビット幅が３２
で、外部データバスのビット幅が８の場合を例にとって
本発明の入出力回路を説明した。しかしながら、一般に
は、内部データバスのビット幅がｎ×ｍで、外部データ
バスのビット幅ｎの場合のｎとｍの全ての組合せについ
て本発明を適用できることは明らかである。

【００１７】また、内部と外部のバスがいずれもデータ
バスである場合を例にとって本発明を説明した。しかし
ながら、外部データバスと内部アドレスバスとの間のデ
ータの転送や、外部アドレスバスと内部データバス間の
データの転送に適用できることは明らかである。

【００１８】

【発明の効果】以上詳細に説明したように、本発明に係
わるプロセッサの入出力回路は、データ保持回路を単一
のシフトレジスタで構成する代わりに、互いに独立に動
作する複数のデータ保持回路で構成しているので、保持
データのシフト操作を省略できる。この結果、データの
入出力時のビット幅の変換のための操作時間を大幅に短
縮できるという効果が奏される。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるプロセッサの入出力
回路の構成を示すブロック図である。

【図２】図１中のレジスタ部１１ａの構成の一例を示す
回路図である。

【図３】従来のプロセッサの入出力回路の構成を示すブ
ロック図である。

【符号の説明】

11a〜11d レジスタ部( データ保持部) 12 入出力端子 13 内部データバス 14 命令デコーダ EX 外部データバス 17 外部接続バス

フロントページの続き (72)発明者 赤堀 雅行 大阪市中央区大手町通１丁目４番12号 株 式会社カプコン内 (72)発明者 金子 清己 大阪市中央区大手町通１丁目４番12号 株 式会社カプコン内

Claims (2)

【特許請求の範囲】
1. 【請求項１】ビット幅ｎ×ｍ（ｎとｍは自然数）の内部
   バスと、ビット幅ｎの外部バスに接続される入出力端子
   との間に設置されるプロセッサの入出力回路であって、 前記入出力端子と前記内部バスを構成するビット幅ｎの
   ｍ個の部分との間にそれぞれ配置されるビット幅ｎのｍ
   個のデータ保持回路と、入出力命令を実行して前記ｍ個
   のデータ保持回路のデータの保持と出力の動作を制御す
   る命令デコーダとを備え、この命令デコーダは、 入力命令の実行時には、前記入出力端子に順次出現する
   データを前記各データ保持回路に順次保持させたのち各
   データ保持回路が保持済みのデータを一斉に前記内部バ
   ス上に出力させると共に、 出力命令の実行時には、前記内部バス上に出現するデー
   タを前記各データ保持回路に一斉に保持させたのち各デ
   ータ保持回路が保持済みのデータを前記入出力端子に順
   次出力させることを特徴とするプロセッサの入出力回
   路。
2. 【請求項２】 請求項１において、 前記命令デコーダは、前記入力命令の実行時に、前記入
   出力端子に１回だけ出現するデータを前記各データ保持
   回路に一斉に保持させることを特徴とするプロセッサの
   入出力回路。