JP3455828B2 - ビットシフト回路 - Google Patents
ビットシフト回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はＣＰＵ周辺回路とし
て使用されるビットシフト回路に関する。
て使用されるビットシフト回路に関する。
【０００２】
【従来の技術】図５に従来のビットシフト回路を示す。
このビットシフト回路は特開昭６１−２７６０２２号公
報（以下、先行技術１と呼ぶ）に開示されているもの
で、ＲＯＭからの指示信号によるビットシフト方向およ
びシフト量に応じて、データをセレクタから並列に出力
することで、データ伝搬時間を大幅に短縮している。
このビットシフト回路は特開昭６１−２７６０２２号公
報（以下、先行技術１と呼ぶ）に開示されているもの
で、ＲＯＭからの指示信号によるビットシフト方向およ
びシフト量に応じて、データをセレクタから並列に出力
することで、データ伝搬時間を大幅に短縮している。
【０００３】図５に示す従来のビットシフト回路５０
は、第１乃至第４のセレクタ５１，５２，５３，５４
と、第１乃至第４のＲＯＭ５６，５７，５８，５９とを
有する。第１乃至第４のセレクタ５１〜５４の各々は、
５入力１出力のセレクタで、３ビットのセレクト信号が
入力される。第１乃至第４のＲＯＭ５６〜５９の各々
は、アドレス入力３ビット、データ出力３ビット以上の
ＲＯＭである。第１乃至第４のＲＯＭ５６〜５９は、そ
れぞれ、第１乃至第４のセレクタ５１〜５４の選択入力
端子に接続されている。また、Ｄ１〜Ｄ４はこのビット
シフト回路５０に入力される入力データ、Ｂ１〜Ｂ４は
このビットシフト回路５０から出力される出力データ、
Ａ１〜Ａ３は入力データＤ１〜Ｄ４をどれだけシフトさ
せて出力するかを示すデータ（シフト量）、Ｓ１〜Ｓ４
は、それぞれ、第１乃至第４のセレクタ５１〜５４用の
第１乃至第４のセレクト信号を示している。
は、第１乃至第４のセレクタ５１，５２，５３，５４
と、第１乃至第４のＲＯＭ５６，５７，５８，５９とを
有する。第１乃至第４のセレクタ５１〜５４の各々は、
５入力１出力のセレクタで、３ビットのセレクト信号が
入力される。第１乃至第４のＲＯＭ５６〜５９の各々
は、アドレス入力３ビット、データ出力３ビット以上の
ＲＯＭである。第１乃至第４のＲＯＭ５６〜５９は、そ
れぞれ、第１乃至第４のセレクタ５１〜５４の選択入力
端子に接続されている。また、Ｄ１〜Ｄ４はこのビット
シフト回路５０に入力される入力データ、Ｂ１〜Ｂ４は
このビットシフト回路５０から出力される出力データ、
Ａ１〜Ａ３は入力データＤ１〜Ｄ４をどれだけシフトさ
せて出力するかを示すデータ（シフト量）、Ｓ１〜Ｓ４
は、それぞれ、第１乃至第４のセレクタ５１〜５４用の
第１乃至第４のセレクト信号を示している。
【０００４】このビットシフト回路５０は、入力データ
Ｄ１〜Ｄ４をシフト量Ａ１〜Ａ３に応じてシフトし、出
力データＢ１〜Ｂ４を出力するものである。
Ｄ１〜Ｄ４をシフト量Ａ１〜Ａ３に応じてシフトし、出
力データＢ１〜Ｂ４を出力するものである。
【０００５】次に、図６をも参照して、図５に示すビッ
トシフト回路５０の動作について説明する。ビットシフ
ト回路５０はシフト量Ａ１〜Ａ３の値によって、±３ビ
ットまでのシフトが可能である。シフト量Ａ１〜Ａ３を
アドレス入力とする第１乃至第４のＲＯＭ５６〜５９に
は、それぞれ、指定されたシフト量によって出力データ
Ｂ４〜Ｂ１として出力すべきデータ（Ｄ１〜Ｄ４または
“０”）を第１乃至第４のセレクタ５１〜５４が正しく
選択するように、第１乃至第４のセレクト信号Ｓ１〜Ｓ
４が書き込まれている。
トシフト回路５０の動作について説明する。ビットシフ
ト回路５０はシフト量Ａ１〜Ａ３の値によって、±３ビ
ットまでのシフトが可能である。シフト量Ａ１〜Ａ３を
アドレス入力とする第１乃至第４のＲＯＭ５６〜５９に
は、それぞれ、指定されたシフト量によって出力データ
Ｂ４〜Ｂ１として出力すべきデータ（Ｄ１〜Ｄ４または
“０”）を第１乃至第４のセレクタ５１〜５４が正しく
選択するように、第１乃至第４のセレクト信号Ｓ１〜Ｓ
４が書き込まれている。
【０００６】よって、シフト量Ａ１〜Ａ３に応じて第１
乃至第４のセレクト信号Ｓ１〜Ｓ４が決まり、入力デー
タＤ１〜Ｄ４または“０”の内から適当なものが第１乃
至第４のセレクタ５１〜５４によって選択され、出力デ
ータＢ４〜Ｂ１が出力される。
乃至第４のセレクト信号Ｓ１〜Ｓ４が決まり、入力デー
タＤ１〜Ｄ４または“０”の内から適当なものが第１乃
至第４のセレクタ５１〜５４によって選択され、出力デ
ータＢ４〜Ｂ１が出力される。
【０００７】即ち、第１乃至第４のＲＯＭ５６〜５９か
らの指示信号（第１乃至第４のセレクト信号Ｓ１〜Ｓ
４）によるビットシフト方向およびシフト量に応じて、
出力データＢ４〜Ｂ１を第１乃至第４のセレクタ５１〜
５４から並列に出力することで、データ伝搬時間を大幅
に短縮している。
らの指示信号（第１乃至第４のセレクト信号Ｓ１〜Ｓ
４）によるビットシフト方向およびシフト量に応じて、
出力データＢ４〜Ｂ１を第１乃至第４のセレクタ５１〜
５４から並列に出力することで、データ伝搬時間を大幅
に短縮している。
【０００８】尚、本発明に関連する他の先行技術として
次のものが知られている。例えば、特開平４−１８８２
７号公報（以下、先行技術２と呼ぶ）には、低速のパラ
レルデータに対するビットシフト動作を行うことで、Ｅ
ＣＬ等の高速素子を必要としない「ビットシフト回路」
が開示されている。また、特開平１−９９１２３号公報
（以下、先行技術３と呼ぶ）には、選択制御信号にした
がって入力データ内の１つを選択出力する複数のセレク
タを備えることで、遅延時間の短縮を図る「ビットシフ
ト回路」が開示されている。
次のものが知られている。例えば、特開平４−１８８２
７号公報（以下、先行技術２と呼ぶ）には、低速のパラ
レルデータに対するビットシフト動作を行うことで、Ｅ
ＣＬ等の高速素子を必要としない「ビットシフト回路」
が開示されている。また、特開平１−９９１２３号公報
（以下、先行技術３と呼ぶ）には、選択制御信号にした
がって入力データ内の１つを選択出力する複数のセレク
タを備えることで、遅延時間の短縮を図る「ビットシフ
ト回路」が開示されている。
【０００９】
【発明が解決しようとする課題】図５及び図６に示した
先行技術１および先行技術３では、入力データのビット
幅の数だけ、セレクタ、ＲＯＭが必要になり、回路規模
が大きくなる。また、この構成を取る限り、ＲＯＭから
出力されるセレクト信号は、各ビットに対して全て異な
るため、回路の共通化ができない。
先行技術１および先行技術３では、入力データのビット
幅の数だけ、セレクタ、ＲＯＭが必要になり、回路規模
が大きくなる。また、この構成を取る限り、ＲＯＭから
出力されるセレクト信号は、各ビットに対して全て異な
るため、回路の共通化ができない。
【００１０】一方、先行技術２では、ビットシフト動作
を行うための多数のフリップフロップが必要になり、回
路規模が大きくなる。
を行うための多数のフリップフロップが必要になり、回
路規模が大きくなる。
【００１１】本発明の課題は、上記の問題を解決し、回
路規模を縮小できるビットシフト回路を提供することに
ある。
路規模を縮小できるビットシフト回路を提供することに
ある。
【００１２】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明によるビットシフト回路は、Ｎ（Ｎは２以
上の整数）ビットの入力データをＭ（（log 2 Ｎ）＋１
≦Ｍ＜（log 2 Ｎ）＋２を満たす整数）ビットのシフト
量に従ってシフトし、Ｎビットの出力データを出力する
ビットシフト回路において、入力データが供給される第
１乃至第Ｎのセレクタを有し、第１乃至第Ｎのセレクタ
の各々は２Ｎ個のデータ入力端と、１個のデータ出力端
と、シフト量が共通に供給される選択入力端とをもち、
第１乃至第Ｎのセレクタの各々において、２Ｎ個のデー
タ入力端中の選択されたＮ個のデータ入力端には入力デ
ータが供給され、残りのＮ個のデータ入力端は接地され
ている。
めに、本発明によるビットシフト回路は、Ｎ（Ｎは２以
上の整数）ビットの入力データをＭ（（log 2 Ｎ）＋１
≦Ｍ＜（log 2 Ｎ）＋２を満たす整数）ビットのシフト
量に従ってシフトし、Ｎビットの出力データを出力する
ビットシフト回路において、入力データが供給される第
１乃至第Ｎのセレクタを有し、第１乃至第Ｎのセレクタ
の各々は２Ｎ個のデータ入力端と、１個のデータ出力端
と、シフト量が共通に供給される選択入力端とをもち、
第１乃至第Ｎのセレクタの各々において、２Ｎ個のデー
タ入力端中の選択されたＮ個のデータ入力端には入力デ
ータが供給され、残りのＮ個のデータ入力端は接地され
ている。
【００１３】
【作用】本発明では、セレクタのみによってビットシフ
ト回路が構成されているので、回路規模を縮小できる。
ト回路が構成されているので、回路規模を縮小できる。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。
施形態について詳細に説明する。
【００１５】図１を参照すると、本発明の一実施形態に
係るビットシフト回路１０は、最下位ビットＬＳＢから
最上位ビットＭＳＢまでの第１乃至第４ビットＤ１〜Ｄ
４からなる４ビットの入力データを３ビットのシフト量
Ａ１〜Ａ３に従ってシフトし、最下位ビットＬＳＢから
最上位ビットＭＳＢまでの第１乃至第４ビットＢ１〜Ｂ
４からなる４ビットの出力データを出力する回路であ
る。
係るビットシフト回路１０は、最下位ビットＬＳＢから
最上位ビットＭＳＢまでの第１乃至第４ビットＤ１〜Ｄ
４からなる４ビットの入力データを３ビットのシフト量
Ａ１〜Ａ３に従ってシフトし、最下位ビットＬＳＢから
最上位ビットＭＳＢまでの第１乃至第４ビットＢ１〜Ｂ
４からなる４ビットの出力データを出力する回路であ
る。
【００１６】一般に、入力データのビット数がＮ（Ｎは
２以上の整数）の場合、上記シフト量のビット数Ｍは、
（log 2 Ｎ）＋１≦Ｍ＜（log 2 Ｎ）＋２を満たす整数
である。
２以上の整数）の場合、上記シフト量のビット数Ｍは、
（log 2 Ｎ）＋１≦Ｍ＜（log 2 Ｎ）＋２を満たす整数
である。
【００１７】本実施形態において、ビットシフト回路１
０は、第１乃至第４のセレクタ１１，１２，１３，１４
から成る。第１乃至第４のセレクタ１１〜１４の各々
は、８個のデータ入力端（図において、それぞれ、符号
０〜７で示す第０乃至第７のデータ入力端）と１個のデ
ータ出力端とをもち、選択入力端には共通にシフト量Ａ
１〜Ａ３がセレクト信号として供給される。第１乃至第
４のセレクタ１１〜１４の各々はセレクト信号に応答し
て第０乃至第７のデータ入力端０〜７から１つを選択
し、データ出力端から出力する。
０は、第１乃至第４のセレクタ１１，１２，１３，１４
から成る。第１乃至第４のセレクタ１１〜１４の各々
は、８個のデータ入力端（図において、それぞれ、符号
０〜７で示す第０乃至第７のデータ入力端）と１個のデ
ータ出力端とをもち、選択入力端には共通にシフト量Ａ
１〜Ａ３がセレクト信号として供給される。第１乃至第
４のセレクタ１１〜１４の各々はセレクト信号に応答し
て第０乃至第７のデータ入力端０〜７から１つを選択
し、データ出力端から出力する。
【００１８】すなわち、図示のビットシフト回路１０
は、入力データＤ１〜Ｄ４をシフト量Ａ１〜Ａ３に従っ
てシフトした出力データＢ１〜Ｂ４を出力する。
は、入力データＤ１〜Ｄ４をシフト量Ａ１〜Ａ３に従っ
てシフトした出力データＢ１〜Ｂ４を出力する。
【００１９】第１のセレクタ１１において、第０のデー
タ入力端０に入力データの第１ビットＤ１が供給され、
第７，第６，および第５のデータ入力端７，６，および
５にそれぞれ入力データの第２乃至第４ビットＤ２〜Ｄ
４が供給されており、残りの第１乃至第４のデータ入力
端１〜４が接地され、すなわち、論理“０“レベルの信
号が供給されている。第２のセレクタ１２において、第
１及び第０のデータ入力端１及び０にそれぞれ入力デー
タの第１及び第２ビットＤ１及びＤ２が供給され、第７
及び第６のデータ入力端７及び６にそれぞれ入力データ
の第３及び第４ビットＤ３及びＤ４が供給されており、
残りの第２乃至第５のデータ入力端２〜５が接地されて
いる。第３のセレクタ１３において、第２，第１，及び
第０のデータ入力端２，１，０にそれぞれ入力データの
第１乃至第３ビットＤ１乃至Ｄ３が供給され、第７のデ
ータ入力端７に入力データの第４ビットＤ４が供給され
ており、残りの第３乃至第６の入力端３〜６が接地され
ている。第４のセレクタ１４において、第３，第２，第
１，及び第０のデータ入力端３〜０にそれぞれ入力デー
タの第１乃至第４ビットＤ１乃至Ｄ４が供給され、残り
の第４乃至第７のデータ入力端４〜７が接地されてい
る。
タ入力端０に入力データの第１ビットＤ１が供給され、
第７，第６，および第５のデータ入力端７，６，および
５にそれぞれ入力データの第２乃至第４ビットＤ２〜Ｄ
４が供給されており、残りの第１乃至第４のデータ入力
端１〜４が接地され、すなわち、論理“０“レベルの信
号が供給されている。第２のセレクタ１２において、第
１及び第０のデータ入力端１及び０にそれぞれ入力デー
タの第１及び第２ビットＤ１及びＤ２が供給され、第７
及び第６のデータ入力端７及び６にそれぞれ入力データ
の第３及び第４ビットＤ３及びＤ４が供給されており、
残りの第２乃至第５のデータ入力端２〜５が接地されて
いる。第３のセレクタ１３において、第２，第１，及び
第０のデータ入力端２，１，０にそれぞれ入力データの
第１乃至第３ビットＤ１乃至Ｄ３が供給され、第７のデ
ータ入力端７に入力データの第４ビットＤ４が供給され
ており、残りの第３乃至第６の入力端３〜６が接地され
ている。第４のセレクタ１４において、第３，第２，第
１，及び第０のデータ入力端３〜０にそれぞれ入力デー
タの第１乃至第４ビットＤ１乃至Ｄ４が供給され、残り
の第４乃至第７のデータ入力端４〜７が接地されてい
る。
【００２０】一般に、入力データが最下位ビットＬＳＢ
から最上位ビットＭＳＢまでの第１乃至第ＮのビットＤ
１〜ＤＮで表され、第１乃至第Ｎのセレクタの各々が第
０乃至第（２Ｎ−１）のデータ入力端をもつとき、入力
データの第ｉ（１≦ｉ≦Ｎ）ビットＤｉは、第ｎ（１≦
ｎ≦Ｎ）のセレクタの第ｊ（ｊ＝ｎ−ｉ（ｍｏｄ ２
Ｎ））のデータ入力端に供給される。ここで、ｊ＝ｎ−
ｉ（ｍｏｄ ２Ｎ）は、ｊとｎ−ｉが２Ｎを法として合
同であることを表す。例えば、本実施形態のように、Ｎ
が４の場合において、ｉ＝２で、ｎ＝１では、ｎ−ｉは
−１なので、ｊは７である。
から最上位ビットＭＳＢまでの第１乃至第ＮのビットＤ
１〜ＤＮで表され、第１乃至第Ｎのセレクタの各々が第
０乃至第（２Ｎ−１）のデータ入力端をもつとき、入力
データの第ｉ（１≦ｉ≦Ｎ）ビットＤｉは、第ｎ（１≦
ｎ≦Ｎ）のセレクタの第ｊ（ｊ＝ｎ−ｉ（ｍｏｄ ２
Ｎ））のデータ入力端に供給される。ここで、ｊ＝ｎ−
ｉ（ｍｏｄ ２Ｎ）は、ｊとｎ−ｉが２Ｎを法として合
同であることを表す。例えば、本実施形態のように、Ｎ
が４の場合において、ｉ＝２で、ｎ＝１では、ｎ−ｉは
−１なので、ｊは７である。
【００２１】図２は図１に示したビットシフト回路１０
のシフト量Ａ１〜Ａ３と入出力データの関係を示す真理
値表である。図２に示した真理値表は、シフト量毎にそ
れぞれのセレクタの出力として、どの入力データのビッ
トを選択すれば良いかを示している。この真理値表に従
って、セレクタの入力を正しく選ぶことによって、セレ
クタのみでビットシフト回路１０を構成しており、これ
が本発明の特徴としているところである。
のシフト量Ａ１〜Ａ３と入出力データの関係を示す真理
値表である。図２に示した真理値表は、シフト量毎にそ
れぞれのセレクタの出力として、どの入力データのビッ
トを選択すれば良いかを示している。この真理値表に従
って、セレクタの入力を正しく選ぶことによって、セレ
クタのみでビットシフト回路１０を構成しており、これ
が本発明の特徴としているところである。
【００２２】図５に示す従来技術と比較して、図１に示
すビットシフト回路１０は、ＲＯＭを削除した為に、回
路規模を縮小できる。また、ＲＯＭの遅延時間が削除さ
れ、より高速なビットシフト回路となっている。
すビットシフト回路１０は、ＲＯＭを削除した為に、回
路規模を縮小できる。また、ＲＯＭの遅延時間が削除さ
れ、より高速なビットシフト回路となっている。
【００２３】また、図１に示すビットシフト回路１０を
ＣＰＵとＲＡＭとの間に挿入し、シフト量をビットシフ
ト回路１０に入力することにより、データを読み出すだ
けで、高速なビットシフト演算が可能になる。このよう
なシステムとしては、例えば、通信パケットの組立な
ど、高速なビット操作が必要なもの、ディジタル信号処
理等で、多量のデータに対してビットシフト演算を高速
に行う必要があるもの、通信フォーマットの変換等で、
高速にビット操作が必要なもの、監視装置等で、多量の
データ処理を高速に一括処理する必要あるものが挙げら
れる。
ＣＰＵとＲＡＭとの間に挿入し、シフト量をビットシフ
ト回路１０に入力することにより、データを読み出すだ
けで、高速なビットシフト演算が可能になる。このよう
なシステムとしては、例えば、通信パケットの組立な
ど、高速なビット操作が必要なもの、ディジタル信号処
理等で、多量のデータに対してビットシフト演算を高速
に行う必要があるもの、通信フォーマットの変換等で、
高速にビット操作が必要なもの、監視装置等で、多量の
データ処理を高速に一括処理する必要あるものが挙げら
れる。
【００２４】図３に本発明に係るビットシフト回路１０
を含むシステムの構成を示す。図示のシステムは、ビッ
トシフト回路１０と、ＲＡＭ２２と、ビットシフト回路
１０を制御するコントロールレジスタ２３と、ＣＰＵ２
４と、ＣＰＵ２４のデータバス２５と、ビットシフト回
路１０とＲＡＭ２２との間のローカルバス２６と、デー
タバス２５上のデータをローカルバス２６に出力するた
めの出力バッファ２７と、ビットシフト回路１０の出力
をデータバス２５上に出力するための出力バッファ２８
とを有する。ビットシフト回路１０と出力バッファ２７
および２８とによってビットシフトユニット３０が構成
される。
を含むシステムの構成を示す。図示のシステムは、ビッ
トシフト回路１０と、ＲＡＭ２２と、ビットシフト回路
１０を制御するコントロールレジスタ２３と、ＣＰＵ２
４と、ＣＰＵ２４のデータバス２５と、ビットシフト回
路１０とＲＡＭ２２との間のローカルバス２６と、デー
タバス２５上のデータをローカルバス２６に出力するた
めの出力バッファ２７と、ビットシフト回路１０の出力
をデータバス２５上に出力するための出力バッファ２８
とを有する。ビットシフト回路１０と出力バッファ２７
および２８とによってビットシフトユニット３０が構成
される。
【００２５】以下に、図３に示したシステムの動作につ
いてデータの流れに沿って説明する。ＣＰＵ２４により
ＲＡＭ２２からデータを読み出し、ｍビットシフト演算
を行う場合の例について説明する。
いてデータの流れに沿って説明する。ＣＰＵ２４により
ＲＡＭ２２からデータを読み出し、ｍビットシフト演算
を行う場合の例について説明する。
【００２６】まず、ＣＰＵ２４によりコントロールレジ
スタ２３に対してデータバス２５を介して図２の真理値
表に従ってシフト量ｍを設定する（書き込む）。次に、
ＣＰＵ２４はＲＡＭ２２に対して読み出しを行う。ＲＡ
Ｍ２２から出力されたデータはローカルバス２６を介し
てビットシフト回路１０に入力される。この入力された
データは、ビットシフト回路１０によってコントロール
レジスタ２３からの制御信号（セレクト信号）に従って
ｍビットシフトされ、出力バッファ２８、データバス２
５を介してＣＰＵ２４に取り込まれる。
スタ２３に対してデータバス２５を介して図２の真理値
表に従ってシフト量ｍを設定する（書き込む）。次に、
ＣＰＵ２４はＲＡＭ２２に対して読み出しを行う。ＲＡ
Ｍ２２から出力されたデータはローカルバス２６を介し
てビットシフト回路１０に入力される。この入力された
データは、ビットシフト回路１０によってコントロール
レジスタ２３からの制御信号（セレクト信号）に従って
ｍビットシフトされ、出力バッファ２８、データバス２
５を介してＣＰＵ２４に取り込まれる。
【００２７】ビットシフト回路１０は、コントロールレ
ジスタ２３に設定したシフト量に応じて遅延無く入力デ
ータをシフトして出力する。
ジスタ２３に設定したシフト量に応じて遅延無く入力デ
ータをシフトして出力する。
【００２８】このような構成をとることによって、従来
のようにシフトレジスタを構成してシフトクロックによ
りシフトを実現するのでなく、セレクタのみによって実
現しているので、ビットシフト演算をコントロールレ
ジスタ２３への設定、ＲＡＭ２２の読み出しによって
実現できる。
のようにシフトレジスタを構成してシフトクロックによ
りシフトを実現するのでなく、セレクタのみによって実
現しているので、ビットシフト演算をコントロールレ
ジスタ２３への設定、ＲＡＭ２２の読み出しによって
実現できる。
【００２９】次に、図１に示したビットシフト回路を拡
張する方法について説明する。ＣＰＵ２４のデータバス
２５およびローカルバス２６が８ビット幅であるとす
る。この場合、ビットシフト回路は８個のセレクタで構
成され、その各々は１６個のデータ入力端と１個のデー
タ出力端とをもち、コントロールレジスタ２３からの制
御信号（４ビットの２の補数表現に基づき図２を拡張し
たもの）Ａ１〜Ａ４により正しくシフトが行われるよう
に接続されなければならない。
張する方法について説明する。ＣＰＵ２４のデータバス
２５およびローカルバス２６が８ビット幅であるとす
る。この場合、ビットシフト回路は８個のセレクタで構
成され、その各々は１６個のデータ入力端と１個のデー
タ出力端とをもち、コントロールレジスタ２３からの制
御信号（４ビットの２の補数表現に基づき図２を拡張し
たもの）Ａ１〜Ａ４により正しくシフトが行われるよう
に接続されなければならない。
【００３０】図４は、そのように構成したビットシフト
回路におけるシフト量Ａ１〜Ａ４と入力データＤ１〜Ｄ
８、および出力データＢ１〜Ｂ８の関係を示す真理値表
である。このように拡張を行い、セレクタを入力データ
のビット数分用意して、図４に示す真理値表に従って接
続することにより、拡張できる。
回路におけるシフト量Ａ１〜Ａ４と入力データＤ１〜Ｄ
８、および出力データＢ１〜Ｂ８の関係を示す真理値表
である。このように拡張を行い、セレクタを入力データ
のビット数分用意して、図４に示す真理値表に従って接
続することにより、拡張できる。
【００３１】
【実施例】次に、８０８６ＣＰＵを使用した場合を例に
より、従来の方法に対して、本発明による方法では、ど
の程度実行サイクル数が削減されたかを示す。 例１：基本動作 ＲＡＭ上の１バイトのデータをｍビットシフトする場
合。 従来方法 ＣＬレジスタにｍを書き込む ・・・１３サイクル ＡＬレジスタに被シフトデータを読み込む ・・・１０サイクル シフト命令を行う ・・・８＋４ｍサイクル 合計・・・３１＋４ｍサイクル。 本発明による方法 レジスタ２３にｍを書き込む ・・・１４サイクル ＡＬレジスタにデータを読み込む（シフト済）・・・１０サイクル 合計・・・２４サイクル。
より、従来の方法に対して、本発明による方法では、ど
の程度実行サイクル数が削減されたかを示す。 例１：基本動作 ＲＡＭ上の１バイトのデータをｍビットシフトする場
合。 従来方法 ＣＬレジスタにｍを書き込む ・・・１３サイクル ＡＬレジスタに被シフトデータを読み込む ・・・１０サイクル シフト命令を行う ・・・８＋４ｍサイクル 合計・・・３１＋４ｍサイクル。 本発明による方法 レジスタ２３にｍを書き込む ・・・１４サイクル ＡＬレジスタにデータを読み込む（シフト済）・・・１０サイクル 合計・・・２４サイクル。
【００３２】以上より、本発明による方法の方が従来方
法よりも実行サイクルにして７＋４ｍサイクル削減され
る。 例２：具体的な動作 ＲＡＭ上の１００バイトのデータを４ビットシフトして
書き戻す場合。 従来の方法 ＣＬレジスタに４を書き込む ・・・１３サイクル ＡＬレジスタに被シフトデータを読み込む ・・・１０サイクル シフト命令を行う ・・・２０サイクル ＡＬレジスタの値をＲＡＭに書き込む ・・・１０サイクル 〜を９９回繰り返す ・・・３９６０サイクル 合計・・・４０１３サイクル。 本発明による方法 （読み込む時と、書き込む時に２ビットづつシフトする） レジスタ２３に２を書き込む ・・・１４サイクル ＡＬレジスタにデータを読み込む （２ビットシフト済） ・・・１０サイクル ＡＬレジスタのデータをＲＡＭに書き込む （さらに２ビットシフト） ・・・１０サイクル 〜を９９回繰り返す ・・・１９８０サイクル 合計・・・２０１４サイクル。
法よりも実行サイクルにして７＋４ｍサイクル削減され
る。 例２：具体的な動作 ＲＡＭ上の１００バイトのデータを４ビットシフトして
書き戻す場合。 従来の方法 ＣＬレジスタに４を書き込む ・・・１３サイクル ＡＬレジスタに被シフトデータを読み込む ・・・１０サイクル シフト命令を行う ・・・２０サイクル ＡＬレジスタの値をＲＡＭに書き込む ・・・１０サイクル 〜を９９回繰り返す ・・・３９６０サイクル 合計・・・４０１３サイクル。 本発明による方法 （読み込む時と、書き込む時に２ビットづつシフトする） レジスタ２３に２を書き込む ・・・１４サイクル ＡＬレジスタにデータを読み込む （２ビットシフト済） ・・・１０サイクル ＡＬレジスタのデータをＲＡＭに書き込む （さらに２ビットシフト） ・・・１０サイクル 〜を９９回繰り返す ・・・１９８０サイクル 合計・・・２０１４サイクル。
【００３３】以上より、本発明による方法の方が従来方
法よりも実行サイクルにして１９４６サイクル削減され
る。
法よりも実行サイクルにして１９４６サイクル削減され
る。
【００３４】
【発明の効果】以上のように本発明によれば、セレクタ
のみによってビットシフト回路を構成したので、回路規
模を縮小することができる。また、本発明に係るビット
シフト回路を通常のメモリ（ＲＡＭ）とＣＰＵとの間に
挿入することにより、ビットシフト演算を高速化し、プ
ログラムの実行サイクル数を減少できる。
のみによってビットシフト回路を構成したので、回路規
模を縮小することができる。また、本発明に係るビット
シフト回路を通常のメモリ（ＲＡＭ）とＣＰＵとの間に
挿入することにより、ビットシフト演算を高速化し、プ
ログラムの実行サイクル数を減少できる。
【図１】本発明の一実施形態に係るビットシフト回路を
示すブロック図である。
示すブロック図である。
【図２】図１に示したビットシフト回路のシフト量と入
出力データの関係を示す真理値表である。
出力データの関係を示す真理値表である。
【図３】図１に示したビットシフト回路をＲＡＭとＣＰ
Ｕとの間に挿入したシステムを示すブロック図である。
Ｕとの間に挿入したシステムを示すブロック図である。
【図４】図２に示す真理値表を８ビット入出力データに
拡張した真理値表である。
拡張した真理値表である。
【図５】従来のビットシフト回路を示すブロック図であ
る。
る。
【図６】図５に示す従来のビットシフト回路のシフト量
とＲＯＭの入出力との関係を示す図である。
とＲＯＭの入出力との関係を示す図である。
１０ ビットシフト回路
１１ セレクタ
Ｄ１〜Ｄ４ 入力データ
Ａ１〜Ａ３ シフト量
Ｂ１〜Ｂ４ 出力データ
Claims (4)
- 【請求項１】 Ｎ（Ｎは２以上の整数）ビットの入力デ
ータをＭ（（log 2Ｎ）＋１≦Ｍ＜（log 2 Ｎ）＋２を
満たす整数）ビットのシフト量に従ってシフトし、Ｎビ
ットの出力データを出力するビットシフト回路におい
て、 前記入力データが供給される第１乃至第Ｎのセレクタを
有し、該第１乃至第Ｎのセレクタの各々は２Ｎ個のデー
タ入力端と、１個のデータ出力端と、前記シフト量が共
通に供給される選択入力端とをもち、前記第１乃至第Ｎ
のセレクタの各々において、前記２Ｎ個のデータ入力端
中の選択されたＮ個のデータ入力端には前記入力データ
が供給され、残りのＮ個のデータ入力端は接地されてい
る、ビットシフト回路。 - 【請求項２】 前記シフト量は２の補数表現されてい
る、請求項１記載のビットシフト回路。 - 【請求項３】 前記入力データは最下位ビット（ＬＳ
Ｂ）から最上位ビット（ＭＳＢ）までの第１乃至第Ｎの
ビットＤ１〜ＤＮで表され、前記第１乃至第Ｎのセレク
タの各々は前記２Ｎ個のデータ入力端として第０乃至第
（２Ｎ−１）のデータ入力端をもち、 前記入力データの第ｉ（１≦ｉ≦Ｎ）ビットＤｉは、第
ｎ（１≦ｎ≦Ｎ）のセレクタの第ｊ（ｊ＝ｎ−ｉ（ｍｏ
ｄ ２Ｎ））のデータ入力端に供給される、請求項２記
載のビットシフト回路。 - 【請求項４】 請求項１乃至３のいずれか１つに記載の
ビットシフト回路がＲＡＭとＣＰＵとの間に挿入された
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31501595A JP3455828B2 (ja) | 1995-12-04 | 1995-12-04 | ビットシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31501595A JP3455828B2 (ja) | 1995-12-04 | 1995-12-04 | ビットシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09160754A JPH09160754A (ja) | 1997-06-20 |
| JP3455828B2 true JP3455828B2 (ja) | 2003-10-14 |
Family
ID=18060403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31501595A Expired - Fee Related JP3455828B2 (ja) | 1995-12-04 | 1995-12-04 | ビットシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3455828B2 (ja) |
-
1995
- 1995-12-04 JP JP31501595A patent/JP3455828B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09160754A (ja) | 1997-06-20 |
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|---|---|---|---|
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