JP3452455B2 - 演算処理装置 - Google Patents
演算処理装置Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は演算処理装置に関
し、特に無線通信機等のインターリーブ解除用の演算処
理装置に関するものである。 【０００２】 【従来の技術】障害が多く通信エラーの発生しやすい無
線通信においては、エラーブロックを分散し、誤り訂正
を行いやすくするために、ｎビット単位のｍ個のデータ
の同じビットを１単位となるようにビットの並び替え
（インターリーブ）を行い、この並び替えられたデータ
を転送する場合がある。この並び替えられて転送された
データの受信側は、まずビットの並びを戻し（インター
リーブ解除）たうえで、データ処理を行う必要がある。
図４（ａ）はインターリーブされた通信データ（以下、
「Ｘデータ」と称する）列を例示する。このデータ列を
図４（ｂ）のようにインターリーブ解除されたデータ
（以下、「Ｙデータ」と称する）列とし、その後の処理
を行う。 【０００３】まず、従来手法にもとづくインターリーブ
解除のためのデータ並び替え演算処理について、ｎ＝
８、ｍ＝８の場合で説明する。図５は従来の演算処理装
置の概略構成を示し、図６はこの従来装置による演算処
理フローを示す。 【０００４】図５において、１５はメモリ部であり、８
ビット単位でインターリーブされた通信データをそのま
ま格納する。１６は各データを示すアドレスデコーダ部
であり、１７はデータ入出力部である。１８はマイクロ
コンピュータ（以下、「マイコン」と称する）に代表さ
れる演算処理系である。演算処理系１８のデータ入出力
部１９とデータ入出力部１７との間には８ビットバス２
０がわたされ、また演算処理系１８のアドレス出力部２
１とアドレスデコーダ部１６との間にはアドレスバス２
２がわたされている。 【０００５】次に、インターリーブ解除の演算動作につ
いて説明する。８個のデータを並び替えるために、まず
図５に示すようにインターリーブ解除前のＸデータ用の
ＲＡＭ領域ＲＡＭ（Ｘ）と、インターリーブ解除後デー
タ（Ｙデータ）用のＲＡＭ領域ＲＡＭ（Ｙ）とを用意す
る。まず、このＲＡＭ（Ｘ）にＸデータを書き込む。こ
の動作を図６のステップＳ−１で示す。次に、図６のス
テップＳ−２に示すようにアドレス０の０ビット目か
ら、ステップＳ−３に示すようにデータが１または０か
をマイコンの比較演算で判定する。そして、ステップＳ
−４、Ｓ−５に示すように、判定した値をＲＡＭ（Ｙ）
において対応するビットに書き込む。ステップＳ−６、
Ｓ−７に示すようにこの動作をアドレス７の７ビット目
まで全ビットに対して行うことにより、再配列されたＹ
データが得られる。このＹデータは、ステップＳ−８に
示すようにＲＡＭ（Ｙ）より読み出される。 【０００６】 【発明が解決しようとする課題】しかしながら上記従来
の構成では、演算処理系１８としてのマイコンは通常は
データバス幅の演算を主に行うように構成されているた
め、この処理をこのマイコンによって行うと、すべての
データに対し１ビットづつ演算を行うことになり、取り
扱うデータのビット数に対応した長い処理時間が必要に
なる。また、マイコンは動作時にノイズを発生するた
め、処理時間が長いと受信系に悪影響を及ぼす。さら
に、処理に長時間を要する分だけマイコンが多くの電力
を消費するという欠点も有する。 【０００７】本発明は、上記従来の問題点を解決するも
ので、インターリーブ解除に際しマイコンの演算処理を
必要としない演算処理装置を提供することを目的とす
る。 【０００８】 【課題を解決するための手段】この目的を達成するため
に本発明の演算処理装置は、ｎビットのデータ保持部を
１つのグループとして示すＸアドレスとｍビットのデー
タ保持部を１つのグループとして示すＹアドレスとがそ
れぞれ対応するＸのデータ入出力用ゲートとＹのデータ
出力用ゲートとを持つデータ保持部がマトリクス状に配
列されるメモリ部と、ｎビットのデータ保持部を示すＸ
アドレスデコーダ部と、ｍビットのデータ保持部を示す
Ｙアドレスデコーダ部と、ｎビットのデータを示すＸア
ドレスに対応するｎビットのＸデータ入出力部と、ｍビ
ットのデータを示すＹアドレスに対応して出力されるｍ
ビットのデータからｋビットを選択するセレクタ部と、
前記セレクタ部で選択されたｋビットのデータを出力す
るＹデータ出力部とを備えたものである。 【０００９】したがって本発明によれば、Ｘアドレスを
示しながらデータを入力し、またＹアドレスを示しなが
らデータを出力することのみで、すなわちデータ保持部
のアドレス変換のみで、データの並び替えが可能とな
り、特別な演算処理を行うことなしにインターリーブ解
除などの処理を行うことができる。 【００１０】 【発明の実施の形態】請求項１に記載の本発明は、ｎビ
ットのデータ保持部を１つのグループとして示すＸアド
レスとｍビットのデータ保持部を１つのグループとして
示すＹアドレスとがそれぞれ対応するＸのデータ入出力
用ゲートとＹのデータ出力用ゲートとを持つデータ保持
部がマトリクス状に配列されるメモリ部と、ｎビットの
データ保持部を示すＸアドレスデコーダ部と、ｍビット
のデータ保持部を示すＹアドレスデコーダ部と、ｎビッ
トのデータを示すＸアドレスに対応するｎビットのＸデ
ータ入出力部と、ｍビットのデータを示すＹアドレスに
対応して出力されるｍビットのデータからｋビットを選
択するセレクタ部と、前記セレクタ部で選択されたｋビ
ットのデータを出力するＹデータ出力部とを備えたもの
である。 【００１１】 【００１２】 【００１３】これによれば、Ｘアドレスを示しながらデ
ータを入力し、またＹアドレスを示しながらデータを出
力することのみで、データの並び替えが行われるので、
データを演算再配列処理することなしにインターリーブ
解除が可能である。 【００１４】以下、本発明の一実施形態について、図面
を参照しながら説明する。図１は、本発明の実施形態に
おける演算処理装置の概略を示すものである。図２は、
図１の演算処理装置における２組のゲートをもつデータ
保持部を示すものである。図３は、本発明の実施形態に
おける演算処理フローを示すものである。 【００１５】図１に示す演算処理装置において、１はＲ
ＡＭで構成されたメモリ部であり、Ｘ、Ｙの２種類のゲ
ートをもつデータ保持部がマトリクス状に配列されてい
る。２はＸデータを示すＸアドレスデコーダ部、３はＹ
データを示すＹアドレスデコーダ部である。４はｋ個の
セレクタ部であり、ｐビット（ｐ＝ｍ／ｋ）のデータか
ら１ビットを選択可能である。５はＸデータ入出力部、
６はＹデータ出力部、７はマイコンに代表される演算処
理系である。演算処理系７のデータ入出力部１２とＸデ
ータ入出力部５とはｋビットバス１３にて結ばれ、この
データ入出力部１２とＹデータ出力部６とはｋビットバ
ス１４にて結ばれている。演算処理系７のアドレス出力
部３１と、Ｘアドレスデコーダ部２およびＹアドレスデ
コーダ部３およびセレクト部４とは、それぞれアドレス
バス３２、３３、３４によって結ばれている。 【００１６】図２に示す保持部において、８はデータ保
持部であり、９はＸデータ書き込み用ゲートであり、１
０はＸデータ書き込み／読み出し用ゲートであり、１１
はＹデータ読み出し用ゲートである。 【００１７】以上のように構成された演算処理装置につ
いて、以下にその動作を説明する。まず、Ｘアドレスデ
コーダ部２でＸアドレスを指定しつつ、Ｘデータ入出力
部５よりメモリ１へのデータの書き込みを行う。このと
き、指定されたＸアドレスに対応するｋビットのＲＡＭ
のＸデータ書き込み用ゲート９と、Ｘデータ書き込み／
読み出し用ゲート１０とがオープンされ、Ｘデータ入出
力部５にあるデータの書き込みが行われる。すべてのＲ
ＡＭ領域に対してこの書き込みを行う。 【００１８】次に、Ｙアドレスデコーダ部３とセレクタ
部４とでＹアドレスとセレクタ信号とを指定しつつ、Ｙ
データ出力部６より読み出しを行う。このとき、指定さ
れたＹアドレスに対応するｋ×ｐビットのＲＡＭのＹデ
ータ読み出し用ゲート１１がオープンされ、セレクタ部
４にデータが送らる。セレクタ部４では、演算処理系７
からのセレクタ信号によってｐビットの中から１ビット
が選択される。以上によって、図３に示すフローでデー
タの並び替えが行われる。 【００１９】また、ここではｍ＝ｐ×ｋの場合について
説明したが、データ列ｍが、ｍ＜ｐ×ｋとなる場合にお
いても、Ｘデータをセレクタ部４ごとに規則性を持たせ
てＲＡＭに配置されるように入力することによって、デ
ータの並び替えが可能となる。 【００２０】以上のように、本実施形態によれば、アド
レス変換によってデータのビット単位での並び替えを行
うことができる。したがって、データを演算再配列処理
することなくインターリーブ解除ができる優れた演算処
理装置を実現できるものである。これによって、図３に
示される従来のようなマイコンでの並び替え演算処理が
不必要となり、処理時間の短縮がはかられる。また、処
理時間が短縮されるため、マイコン動作時に発生するノ
イズによる受信系への悪影響が軽減される。さらに、並
び替え演算処理分の電力が節約できる。 【００２１】 【発明の効果】以上のように本発明は、Ｘアドレスを示
しながらデータを入力し、またＹアドレスを示しながら
データを出力することのみで、データの並び替えが行わ
れるので、データを演算再配列処理することなくインタ
ーリーブ解除ができる優れた演算処理装置を実現でき、
データの並び替え演算処理が不必要となることから処理
時間の短縮をはかることができ、しかも処理時間が短縮
されるために、動作時に発生するノイズによる受信系へ
の悪影響を軽減できるうえに、並び替え換算処理分の電
力を節約できる。
し、特に無線通信機等のインターリーブ解除用の演算処
理装置に関するものである。 【０００２】 【従来の技術】障害が多く通信エラーの発生しやすい無
線通信においては、エラーブロックを分散し、誤り訂正
を行いやすくするために、ｎビット単位のｍ個のデータ
の同じビットを１単位となるようにビットの並び替え
（インターリーブ）を行い、この並び替えられたデータ
を転送する場合がある。この並び替えられて転送された
データの受信側は、まずビットの並びを戻し（インター
リーブ解除）たうえで、データ処理を行う必要がある。
図４（ａ）はインターリーブされた通信データ（以下、
「Ｘデータ」と称する）列を例示する。このデータ列を
図４（ｂ）のようにインターリーブ解除されたデータ
（以下、「Ｙデータ」と称する）列とし、その後の処理
を行う。 【０００３】まず、従来手法にもとづくインターリーブ
解除のためのデータ並び替え演算処理について、ｎ＝
８、ｍ＝８の場合で説明する。図５は従来の演算処理装
置の概略構成を示し、図６はこの従来装置による演算処
理フローを示す。 【０００４】図５において、１５はメモリ部であり、８
ビット単位でインターリーブされた通信データをそのま
ま格納する。１６は各データを示すアドレスデコーダ部
であり、１７はデータ入出力部である。１８はマイクロ
コンピュータ（以下、「マイコン」と称する）に代表さ
れる演算処理系である。演算処理系１８のデータ入出力
部１９とデータ入出力部１７との間には８ビットバス２
０がわたされ、また演算処理系１８のアドレス出力部２
１とアドレスデコーダ部１６との間にはアドレスバス２
２がわたされている。 【０００５】次に、インターリーブ解除の演算動作につ
いて説明する。８個のデータを並び替えるために、まず
図５に示すようにインターリーブ解除前のＸデータ用の
ＲＡＭ領域ＲＡＭ（Ｘ）と、インターリーブ解除後デー
タ（Ｙデータ）用のＲＡＭ領域ＲＡＭ（Ｙ）とを用意す
る。まず、このＲＡＭ（Ｘ）にＸデータを書き込む。こ
の動作を図６のステップＳ−１で示す。次に、図６のス
テップＳ−２に示すようにアドレス０の０ビット目か
ら、ステップＳ−３に示すようにデータが１または０か
をマイコンの比較演算で判定する。そして、ステップＳ
−４、Ｓ−５に示すように、判定した値をＲＡＭ（Ｙ）
において対応するビットに書き込む。ステップＳ−６、
Ｓ−７に示すようにこの動作をアドレス７の７ビット目
まで全ビットに対して行うことにより、再配列されたＹ
データが得られる。このＹデータは、ステップＳ−８に
示すようにＲＡＭ（Ｙ）より読み出される。 【０００６】 【発明が解決しようとする課題】しかしながら上記従来
の構成では、演算処理系１８としてのマイコンは通常は
データバス幅の演算を主に行うように構成されているた
め、この処理をこのマイコンによって行うと、すべての
データに対し１ビットづつ演算を行うことになり、取り
扱うデータのビット数に対応した長い処理時間が必要に
なる。また、マイコンは動作時にノイズを発生するた
め、処理時間が長いと受信系に悪影響を及ぼす。さら
に、処理に長時間を要する分だけマイコンが多くの電力
を消費するという欠点も有する。 【０００７】本発明は、上記従来の問題点を解決するも
ので、インターリーブ解除に際しマイコンの演算処理を
必要としない演算処理装置を提供することを目的とす
る。 【０００８】 【課題を解決するための手段】この目的を達成するため
に本発明の演算処理装置は、ｎビットのデータ保持部を
１つのグループとして示すＸアドレスとｍビットのデー
タ保持部を１つのグループとして示すＹアドレスとがそ
れぞれ対応するＸのデータ入出力用ゲートとＹのデータ
出力用ゲートとを持つデータ保持部がマトリクス状に配
列されるメモリ部と、ｎビットのデータ保持部を示すＸ
アドレスデコーダ部と、ｍビットのデータ保持部を示す
Ｙアドレスデコーダ部と、ｎビットのデータを示すＸア
ドレスに対応するｎビットのＸデータ入出力部と、ｍビ
ットのデータを示すＹアドレスに対応して出力されるｍ
ビットのデータからｋビットを選択するセレクタ部と、
前記セレクタ部で選択されたｋビットのデータを出力す
るＹデータ出力部とを備えたものである。 【０００９】したがって本発明によれば、Ｘアドレスを
示しながらデータを入力し、またＹアドレスを示しなが
らデータを出力することのみで、すなわちデータ保持部
のアドレス変換のみで、データの並び替えが可能とな
り、特別な演算処理を行うことなしにインターリーブ解
除などの処理を行うことができる。 【００１０】 【発明の実施の形態】請求項１に記載の本発明は、ｎビ
ットのデータ保持部を１つのグループとして示すＸアド
レスとｍビットのデータ保持部を１つのグループとして
示すＹアドレスとがそれぞれ対応するＸのデータ入出力
用ゲートとＹのデータ出力用ゲートとを持つデータ保持
部がマトリクス状に配列されるメモリ部と、ｎビットの
データ保持部を示すＸアドレスデコーダ部と、ｍビット
のデータ保持部を示すＹアドレスデコーダ部と、ｎビッ
トのデータを示すＸアドレスに対応するｎビットのＸデ
ータ入出力部と、ｍビットのデータを示すＹアドレスに
対応して出力されるｍビットのデータからｋビットを選
択するセレクタ部と、前記セレクタ部で選択されたｋビ
ットのデータを出力するＹデータ出力部とを備えたもの
である。 【００１１】 【００１２】 【００１３】これによれば、Ｘアドレスを示しながらデ
ータを入力し、またＹアドレスを示しながらデータを出
力することのみで、データの並び替えが行われるので、
データを演算再配列処理することなしにインターリーブ
解除が可能である。 【００１４】以下、本発明の一実施形態について、図面
を参照しながら説明する。図１は、本発明の実施形態に
おける演算処理装置の概略を示すものである。図２は、
図１の演算処理装置における２組のゲートをもつデータ
保持部を示すものである。図３は、本発明の実施形態に
おける演算処理フローを示すものである。 【００１５】図１に示す演算処理装置において、１はＲ
ＡＭで構成されたメモリ部であり、Ｘ、Ｙの２種類のゲ
ートをもつデータ保持部がマトリクス状に配列されてい
る。２はＸデータを示すＸアドレスデコーダ部、３はＹ
データを示すＹアドレスデコーダ部である。４はｋ個の
セレクタ部であり、ｐビット（ｐ＝ｍ／ｋ）のデータか
ら１ビットを選択可能である。５はＸデータ入出力部、
６はＹデータ出力部、７はマイコンに代表される演算処
理系である。演算処理系７のデータ入出力部１２とＸデ
ータ入出力部５とはｋビットバス１３にて結ばれ、この
データ入出力部１２とＹデータ出力部６とはｋビットバ
ス１４にて結ばれている。演算処理系７のアドレス出力
部３１と、Ｘアドレスデコーダ部２およびＹアドレスデ
コーダ部３およびセレクト部４とは、それぞれアドレス
バス３２、３３、３４によって結ばれている。 【００１６】図２に示す保持部において、８はデータ保
持部であり、９はＸデータ書き込み用ゲートであり、１
０はＸデータ書き込み／読み出し用ゲートであり、１１
はＹデータ読み出し用ゲートである。 【００１７】以上のように構成された演算処理装置につ
いて、以下にその動作を説明する。まず、Ｘアドレスデ
コーダ部２でＸアドレスを指定しつつ、Ｘデータ入出力
部５よりメモリ１へのデータの書き込みを行う。このと
き、指定されたＸアドレスに対応するｋビットのＲＡＭ
のＸデータ書き込み用ゲート９と、Ｘデータ書き込み／
読み出し用ゲート１０とがオープンされ、Ｘデータ入出
力部５にあるデータの書き込みが行われる。すべてのＲ
ＡＭ領域に対してこの書き込みを行う。 【００１８】次に、Ｙアドレスデコーダ部３とセレクタ
部４とでＹアドレスとセレクタ信号とを指定しつつ、Ｙ
データ出力部６より読み出しを行う。このとき、指定さ
れたＹアドレスに対応するｋ×ｐビットのＲＡＭのＹデ
ータ読み出し用ゲート１１がオープンされ、セレクタ部
４にデータが送らる。セレクタ部４では、演算処理系７
からのセレクタ信号によってｐビットの中から１ビット
が選択される。以上によって、図３に示すフローでデー
タの並び替えが行われる。 【００１９】また、ここではｍ＝ｐ×ｋの場合について
説明したが、データ列ｍが、ｍ＜ｐ×ｋとなる場合にお
いても、Ｘデータをセレクタ部４ごとに規則性を持たせ
てＲＡＭに配置されるように入力することによって、デ
ータの並び替えが可能となる。 【００２０】以上のように、本実施形態によれば、アド
レス変換によってデータのビット単位での並び替えを行
うことができる。したがって、データを演算再配列処理
することなくインターリーブ解除ができる優れた演算処
理装置を実現できるものである。これによって、図３に
示される従来のようなマイコンでの並び替え演算処理が
不必要となり、処理時間の短縮がはかられる。また、処
理時間が短縮されるため、マイコン動作時に発生するノ
イズによる受信系への悪影響が軽減される。さらに、並
び替え演算処理分の電力が節約できる。 【００２１】 【発明の効果】以上のように本発明は、Ｘアドレスを示
しながらデータを入力し、またＹアドレスを示しながら
データを出力することのみで、データの並び替えが行わ
れるので、データを演算再配列処理することなくインタ
ーリーブ解除ができる優れた演算処理装置を実現でき、
データの並び替え演算処理が不必要となることから処理
時間の短縮をはかることができ、しかも処理時間が短縮
されるために、動作時に発生するノイズによる受信系へ
の悪影響を軽減できるうえに、並び替え換算処理分の電
力を節約できる。
【図面の簡単な説明】
【図１】本発明の一実施形態の演算処理装置の概略構成
を示す図である。 【図２】図１の演算処理装置における２組のゲートをも
つデータ保持部の概略構成を示す図である。 【図３】図１の装置の演算処理フローを示す図である。 【図４】通信データ列と処理に必要なデータ列とを例示
する図である。 【図５】従来の演算処理装置の概略構成を示す図であ
る。 【図６】図５の装置の演算処理フローを示す図である。 【符号の説明】 １ メモリ部 ２ Ｘアドレスデコーダ部 ３ Ｙアドレスデコーダ部 ４ セレクタ部 ５ Ｘデータ入出力部 ６ Ｙデータ出力部 ７ 演算処理系
を示す図である。 【図２】図１の演算処理装置における２組のゲートをも
つデータ保持部の概略構成を示す図である。 【図３】図１の装置の演算処理フローを示す図である。 【図４】通信データ列と処理に必要なデータ列とを例示
する図である。 【図５】従来の演算処理装置の概略構成を示す図であ
る。 【図６】図５の装置の演算処理フローを示す図である。 【符号の説明】 １ メモリ部 ２ Ｘアドレスデコーダ部 ３ Ｙアドレスデコーダ部 ４ セレクタ部 ５ Ｘデータ入出力部 ６ Ｙデータ出力部 ７ 演算処理系
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 ｎビットのデータ保持部を１つのグルー
プとして示すＸアドレスとｍビットのデータ保持部を１
つのグループとして示すＹアドレスとがそれぞれ対応す
るＸのデータ入出力用ゲートとＹのデータ出力用ゲート
とを持つデータ保持部がマトリクス状に配列されるメモ
リ部と、ｎビットのデータ保持部を示すＸアドレスデコ
ーダ部と、ｍビットのデータ保持部を示すＹアドレスデ
コーダ部と、ｎビットのデータを示すＸアドレスに対応
するｎビットのＸデータ入出力部と、ｍビットのデータ
を示すＹアドレスに対応して出力されるｍビットのデー
タからｋビットを選択するセレクタ部と、前記セレクタ
部で選択されたｋビットのデータを出力するＹデータ出
力部とを備えた演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01303697A JP3452455B2 (ja) | 1997-01-28 | 1997-01-28 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01303697A JP3452455B2 (ja) | 1997-01-28 | 1997-01-28 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209883A JPH10209883A (ja) | 1998-08-07 |
| JP3452455B2 true JP3452455B2 (ja) | 2003-09-29 |
Family
ID=11821903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01303697A Expired - Fee Related JP3452455B2 (ja) | 1997-01-28 | 1997-01-28 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3452455B2 (ja) |
-
1997
- 1997-01-28 JP JP01303697A patent/JP3452455B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10209883A (ja) | 1998-08-07 |
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Legal Events
| Date | Code | Title | Description |
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