JP2501184B2 - アドレス生成回路 - Google Patents
アドレス生成回路Info
- Publication number
- JP2501184B2 JP2501184B2 JP5791384A JP5791384A JP2501184B2 JP 2501184 B2 JP2501184 B2 JP 2501184B2 JP 5791384 A JP5791384 A JP 5791384A JP 5791384 A JP5791384 A JP 5791384A JP 2501184 B2 JP2501184 B2 JP 2501184B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- demodulation
- counter
- latch circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明はアドレス生成回路に関するものであり、特に
PCM装置にもちいて有効であるアドレス生成回路に関す
るものである。
PCM装置にもちいて有効であるアドレス生成回路に関す
るものである。
（従来技術） ディジタル情報信号を記録し、再生するシステムに於
ては誤まりが生じた場合でも訂正可能なように記録時に
ディジタル情報信号をもとの配列と異なる配列とするイ
ンターリーブ処理を行なうと同時に、より強力な訂正能
力を持たせるため、インターリーブの前後ではディジタ
ル情報信号を復号回路を通すことにより冗長ワードを付
け加えている。従って、このディジタル情報信号を再生
するにあたってはこれら記録時のインターリーブ及び復
号のためにデインターリーブと復調を行なわなくてはな
らない。このデインターリーブと復調には、例えばCDに
おいてはCIRC（Cross Interleave Reed−Solomon Cod
e）と呼ばれ、インターリーブを介して、リード・ソロ
モン符号を二重化する手法が用いられている。この手法
においては、例えばCIRC処理がされるべき複数のディジ
タル情報信号群を、もとのディジタル情報信号群に再び
変換するために通常２つのデコーダーが用いられる。こ
れら各々のデコーダーによって、計２回のデコード（各
々X1復調、X2復調という。）を行い、さらにX2復調の結
果得られるディジタル情報群を配置変換して、最終的に
訂正が完了したディジタル情報群が得られる。
ては誤まりが生じた場合でも訂正可能なように記録時に
ディジタル情報信号をもとの配列と異なる配列とするイ
ンターリーブ処理を行なうと同時に、より強力な訂正能
力を持たせるため、インターリーブの前後ではディジタ
ル情報信号を復号回路を通すことにより冗長ワードを付
け加えている。従って、このディジタル情報信号を再生
するにあたってはこれら記録時のインターリーブ及び復
号のためにデインターリーブと復調を行なわなくてはな
らない。このデインターリーブと復調には、例えばCDに
おいてはCIRC（Cross Interleave Reed−Solomon Cod
e）と呼ばれ、インターリーブを介して、リード・ソロ
モン符号を二重化する手法が用いられている。この手法
においては、例えばCIRC処理がされるべき複数のディジ
タル情報信号群を、もとのディジタル情報信号群に再び
変換するために通常２つのデコーダーが用いられる。こ
れら各々のデコーダーによって、計２回のデコード（各
々X1復調、X2復調という。）を行い、さらにX2復調の結
果得られるディジタル情報群を配置変換して、最終的に
訂正が完了したディジタル情報群が得られる。
従って、CIRC処理には複数のディジタル情報群の相関
関係が重要であり、処理の際には処理に必要な所定数の
ディジタル情報を一旦格納するためのRAMが使用され
る。また、このRAMには、CIRC処理されるべきディジタ
ル情報群のみならず、１回目のデコード結果、２回目の
デコード結果、および２回目のデコード結果を適宜配置
変換して最終的に得られる訂正が完了したディジタル情
報群の４つの情報群が格納される。よって、これら４つ
の情報群をRAMに書き込み、読み出すためにそれぞれの
情報群の各々の情報に対応するアドレス情報をRAMに入
力させるアドレス生成回路が必要である。
関係が重要であり、処理の際には処理に必要な所定数の
ディジタル情報を一旦格納するためのRAMが使用され
る。また、このRAMには、CIRC処理されるべきディジタ
ル情報群のみならず、１回目のデコード結果、２回目の
デコード結果、および２回目のデコード結果を適宜配置
変換して最終的に得られる訂正が完了したディジタル情
報群の４つの情報群が格納される。よって、これら４つ
の情報群をRAMに書き込み、読み出すためにそれぞれの
情報群の各々の情報に対応するアドレス情報をRAMに入
力させるアドレス生成回路が必要である。
この種のアドレス生成回路の従来例を第１図に示す。
各クロック端子T1〜T4はそれぞれ、CIRC処理されるべき
情報をRAMに書き込むアドレスを生成するために用いら
れる書き込み用カウンタ1,X1復調結果をRAMに書き込む
アドレスを生成するために用いられるX1復調用カウンタ
2,X1復調結果をRAMに書き込むアドレスを生成するため
に用いられるX1復調用カウンタ２および訂正完了後の情
報をRAMに書き込むアドレスを生成するために用いられ
る出力用カウンタ４に入力され、各々のカウンター１〜
４の出力は各５ビットの信号線を通してマルチプレクサ
５に入力される。マルチプレクサ５はカウンター１〜４
の出力を選択して選択された出力を５ビットの信号線を
通してROM6に加え、出力端子ＯからRAMに対してアクセ
スすべきアドレス情報である11ビットのデータを出力し
ている。
各クロック端子T1〜T4はそれぞれ、CIRC処理されるべき
情報をRAMに書き込むアドレスを生成するために用いら
れる書き込み用カウンタ1,X1復調結果をRAMに書き込む
アドレスを生成するために用いられるX1復調用カウンタ
2,X1復調結果をRAMに書き込むアドレスを生成するため
に用いられるX1復調用カウンタ２および訂正完了後の情
報をRAMに書き込むアドレスを生成するために用いられ
る出力用カウンタ４に入力され、各々のカウンター１〜
４の出力は各５ビットの信号線を通してマルチプレクサ
５に入力される。マルチプレクサ５はカウンター１〜４
の出力を選択して選択された出力を５ビットの信号線を
通してROM6に加え、出力端子ＯからRAMに対してアクセ
スすべきアドレス情報である11ビットのデータを出力し
ている。
この回路では書き込み、X1復調,X2復調，出力の各段
階でそれぞれのカウンタの出力を選び、その値をROMに
入力することによってRAMをアクセスするためのアドレ
ス情報をROMから読み出している。
階でそれぞれのカウンタの出力を選び、その値をROMに
入力することによってRAMをアクセスするためのアドレ
ス情報をROMから読み出している。
また、クロック端子T1〜T4に与えられるクロックは例
えば以下のようなものになる。CIRC処理されるべき情報
をRAMに書き込むアドレスを生成するために、クロック
端子T1にまず所定数のクロックが入力され、RAMにCIRC
処理に必要な所定数のデータを格納後、そのデータを用
いてX1復調が行われる。X1復調結果をRAMに格納するた
め、所定数のクロックがクロック端子T2に与えられる。
RAMにX1復調結果が格納されると、その結果を用いてX2
復調が行われる。そしてX2復調結果をRAMに格納するた
め、所定数のクロックがクロック端子T3に与えられる。
最後に、RAMに格納されたX2復調結果を利用して、そのX
2復調結果である情報群の配置変換が行われ、この結果
をRAMに書き込むために所定数のクロックがクラック端
子T4に与えられる。なお、ここでは、クロック端子T1に
所定数のクロックが与えられた後、クロック端子T2に所
定数のクロックが与えられ、クロック端子T2に所定数の
クロックが与えられた後、クロック端子T3に所定数のク
ロックが与えられ、以下同様の手順でクロック端子T4ま
でクロックが順次与えられる例を示した。しかし、これ
は説明の簡単化のためであり、クロック端子T1にクロッ
クが与えられている最中にクロック端子T2〜T4にクロッ
クが与えられていることもあり得る。
えば以下のようなものになる。CIRC処理されるべき情報
をRAMに書き込むアドレスを生成するために、クロック
端子T1にまず所定数のクロックが入力され、RAMにCIRC
処理に必要な所定数のデータを格納後、そのデータを用
いてX1復調が行われる。X1復調結果をRAMに格納するた
め、所定数のクロックがクロック端子T2に与えられる。
RAMにX1復調結果が格納されると、その結果を用いてX2
復調が行われる。そしてX2復調結果をRAMに格納するた
め、所定数のクロックがクロック端子T3に与えられる。
最後に、RAMに格納されたX2復調結果を利用して、そのX
2復調結果である情報群の配置変換が行われ、この結果
をRAMに書き込むために所定数のクロックがクラック端
子T4に与えられる。なお、ここでは、クロック端子T1に
所定数のクロックが与えられた後、クロック端子T2に所
定数のクロックが与えられ、クロック端子T2に所定数の
クロックが与えられた後、クロック端子T3に所定数のク
ロックが与えられ、以下同様の手順でクロック端子T4ま
でクロックが順次与えられる例を示した。しかし、これ
は説明の簡単化のためであり、クロック端子T1にクロッ
クが与えられている最中にクロック端子T2〜T4にクロッ
クが与えられていることもあり得る。
しかし、第１図ではカウンタが４個必要でありそのた
め、これを集積回路装置で実現した場合、このカウンタ
による素子の専有面積が大きくなってしまうという欠点
を有していた。第２図に第１図で使用するカウンタ１〜
４の一例を示す。各カウンターは５つのフリップフロッ
プを縦属接続して形成されている。また第３図には第２
図のカウンタで使用されるフリップフロップの一例を示
している。これによると１つのフリップフロップだけ
で,5個のインバーターと４個のトランスファーゲートを
必要とし、これをCMOS構成で形成すると、MOSトランジ
スタが18素子必要である。従って第１図の４個のカウン
タだけでMOSトランジスタは360個も必要となる。
め、これを集積回路装置で実現した場合、このカウンタ
による素子の専有面積が大きくなってしまうという欠点
を有していた。第２図に第１図で使用するカウンタ１〜
４の一例を示す。各カウンターは５つのフリップフロッ
プを縦属接続して形成されている。また第３図には第２
図のカウンタで使用されるフリップフロップの一例を示
している。これによると１つのフリップフロップだけ
で,5個のインバーターと４個のトランスファーゲートを
必要とし、これをCMOS構成で形成すると、MOSトランジ
スタが18素子必要である。従って第１図の４個のカウン
タだけでMOSトランジスタは360個も必要となる。
（発明の目的） この発明の目的はラッチ回路と“＋1"加算器を使用す
ることにより上記欠点を解消し、専有面積の小さなPCM
装置に於けるアドレス生成回路を提供しようとするもの
である。
ることにより上記欠点を解消し、専有面積の小さなPCM
装置に於けるアドレス生成回路を提供しようとするもの
である。
（発明の構成） この発明のアドレス生成回路は、複数個のラッチ回路
と、これら複数個のラッチ回路の出力を入力とする選択
回路と、この選択回路の出力を入力とするラッチ回路
と、このラッチ回路の出力に“＋1"を加算する加算器と
を含み、加算器の出力を前述の複数個のラッチ回路のそ
れぞれの入力とするように構成したことを特徴としてい
る。
と、これら複数個のラッチ回路の出力を入力とする選択
回路と、この選択回路の出力を入力とするラッチ回路
と、このラッチ回路の出力に“＋1"を加算する加算器と
を含み、加算器の出力を前述の複数個のラッチ回路のそ
れぞれの入力とするように構成したことを特徴としてい
る。
（発明の実施例） 次に、図面を参照して、本発明をより詳細に説明す
る。
る。
第４図に本発明によるアドレス生成回路の一実施例を
示す。各クロック端子CK1〜CK4は、それぞれ，書き込み
用ラッチ回路7,X1復調用ラッチ回路8,X2復調用ラッチ回
路9,出力用のラッチ回路10に加えられ、各ラッチ回路の
５ビット出力はマルチプレクサ５で選択されてラッチ回
路11に入力され、その出力に“＋1"加算器12で“＋1"は
加算される。この加算器12の出力がラッチ回路７〜10の
うち前述のマルチプレクサー５で選択されたもに帰還さ
れる。一方ROM6を介して出力端子Ｏから11ビット信号の
出力が出力される。
示す。各クロック端子CK1〜CK4は、それぞれ，書き込み
用ラッチ回路7,X1復調用ラッチ回路8,X2復調用ラッチ回
路9,出力用のラッチ回路10に加えられ、各ラッチ回路の
５ビット出力はマルチプレクサ５で選択されてラッチ回
路11に入力され、その出力に“＋1"加算器12で“＋1"は
加算される。この加算器12の出力がラッチ回路７〜10の
うち前述のマルチプレクサー５で選択されたもに帰還さ
れる。一方ROM6を介して出力端子Ｏから11ビット信号の
出力が出力される。
ここで各ラッチ回路７〜10,11を第５図に示す。各ラ
ッチ回路は並列に配置された５個のラッチで構成されて
おり、これらラッチは第６図に示すように、３つのイン
バーターと２つのトランスファーゲートで構成されてい
る。インバーターとトランスファーゲートをCMOS構成で
形成すると，必要なMOSトランジスタは10素子であり第
４図の５個のラッチ回路に必要なMOSトランジスタは250
素子である。また第４図の“＋1"加算器12の一実施例を
第７図に示す。この加算器12は５つのインバーターと２
つのORと４つのNORと４つのNANDからなっており、これ
に必要なMOSトランジスタは50素子である。このよう
に，第１図の従来例がカウンタを構成するのに必要とし
た360素子に対して第４図の本発明の回路は300素子で済
むため60素子のMOSトランジスタが節約される。
ッチ回路は並列に配置された５個のラッチで構成されて
おり、これらラッチは第６図に示すように、３つのイン
バーターと２つのトランスファーゲートで構成されてい
る。インバーターとトランスファーゲートをCMOS構成で
形成すると，必要なMOSトランジスタは10素子であり第
４図の５個のラッチ回路に必要なMOSトランジスタは250
素子である。また第４図の“＋1"加算器12の一実施例を
第７図に示す。この加算器12は５つのインバーターと２
つのORと４つのNORと４つのNANDからなっており、これ
に必要なMOSトランジスタは50素子である。このよう
に，第１図の従来例がカウンタを構成するのに必要とし
た360素子に対して第４図の本発明の回路は300素子で済
むため60素子のMOSトランジスタが節約される。
また、従来例の中で第２図に示したカウンタはリップ
ルキャリー式であり最もスピードが遅いものである。し
かし実際にはスピードが必要とされるので、よりスピー
ドが速い同期式にされることが多く、この場合にはさら
に必要素子数も増大してしまう。この点本発明による回
路構成はスピードが速いため遅れ時間による心配は無
い。従って、高速動作用としては更に一層の素子数の低
減となる。
ルキャリー式であり最もスピードが遅いものである。し
かし実際にはスピードが必要とされるので、よりスピー
ドが速い同期式にされることが多く、この場合にはさら
に必要素子数も増大してしまう。この点本発明による回
路構成はスピードが速いため遅れ時間による心配は無
い。従って、高速動作用としては更に一層の素子数の低
減となる。
このように、本発明はラッチ回路と“＋1"加算器を用
いるように構成することにより集積回路装置に於ける専
有面積が小さいアドレス回路が実現できる。
いるように構成することにより集積回路装置に於ける専
有面積が小さいアドレス回路が実現できる。
第１図は従来のアドレス生成回路を示すブロック図、第
２図は第１図に示されたカウンタ回路の一例を示すブロ
ック図、第３図は第２図に示されたカウンタ回路に使用
されるフリップフロップ回路の一例を示すブロック図で
ある。 第４図は本発明の一実施例によるアドレス生成回路のブ
ロック図、第５図は第４図に示されたラッチ回路の一例
を示すブロック図、第６図は第５図に示されたラッチ回
路のラッチの一例を示すブロック図、第７図は第４図に
示された“＋1"加算器の一例を示すブロック図である。 １…書き込み用のカウンタ、２…X1復調のためのカウン
タ、３…X2復調のためのカウンタ、４…出力のためのカ
ウンタ、５…これらのカウンタの出力を選択するための
マルチプレクサ、６…テインターリーブのための遅延量
に相当するテータが記録されているROM、T1〜T4…カウ
ンタのクロック、７…書き込み用ラッチ回路、８…X1復
調用ラッチ回路、９…X2復調用ラッチ回路、10…出力用
ラッチ回路、11…ラッチ回路、12…“＋1"加算器、CK1
〜CK4…ラッチ回路のクロック
２図は第１図に示されたカウンタ回路の一例を示すブロ
ック図、第３図は第２図に示されたカウンタ回路に使用
されるフリップフロップ回路の一例を示すブロック図で
ある。 第４図は本発明の一実施例によるアドレス生成回路のブ
ロック図、第５図は第４図に示されたラッチ回路の一例
を示すブロック図、第６図は第５図に示されたラッチ回
路のラッチの一例を示すブロック図、第７図は第４図に
示された“＋1"加算器の一例を示すブロック図である。 １…書き込み用のカウンタ、２…X1復調のためのカウン
タ、３…X2復調のためのカウンタ、４…出力のためのカ
ウンタ、５…これらのカウンタの出力を選択するための
マルチプレクサ、６…テインターリーブのための遅延量
に相当するテータが記録されているROM、T1〜T4…カウ
ンタのクロック、７…書き込み用ラッチ回路、８…X1復
調用ラッチ回路、９…X2復調用ラッチ回路、10…出力用
ラッチ回路、11…ラッチ回路、12…“＋1"加算器、CK1
〜CK4…ラッチ回路のクロック
Claims (1)
- 【請求項１】複数ビットでなるアドレス情報をそれぞれ
が保持する複数の第１のラッチ回路と、これら第１のラ
ッチ回路の中から一つを選択して当該選択された第１の
ラッチ回路に保持されているアドレス情報を出力する選
択回路と、この選択回路から出力されたアドレス情報を
保持し出力する第２のラッチ回路と、この第２のラッチ
回路から出力されたアドレス情報に所定数を加算して新
たなアドレス情報を生成する加算器とを含み、前記新た
なアドレス情報は前記選択された第１のラッチ回路に帰
還されて保持されることを特徴とするアドレス生成回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5791384A JP2501184B2 (ja) | 1984-03-26 | 1984-03-26 | アドレス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5791384A JP2501184B2 (ja) | 1984-03-26 | 1984-03-26 | アドレス生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60202569A JPS60202569A (ja) | 1985-10-14 |
| JP2501184B2 true JP2501184B2 (ja) | 1996-05-29 |
Family
ID=13069229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5791384A Expired - Lifetime JP2501184B2 (ja) | 1984-03-26 | 1984-03-26 | アドレス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2501184B2 (ja) |
-
1984
- 1984-03-26 JP JP5791384A patent/JP2501184B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60202569A (ja) | 1985-10-14 |
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