JPH0352694B2 - - Google Patents
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- JPH0352694B2 JPH0352694B2 JP59068482A JP6848284A JPH0352694B2 JP H0352694 B2 JPH0352694 B2 JP H0352694B2 JP 59068482 A JP59068482 A JP 59068482A JP 6848284 A JP6848284 A JP 6848284A JP H0352694 B2 JPH0352694 B2 JP H0352694B2
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- JP
- Japan
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- 238000001514 detection method Methods 0.000 claims description 20
- 230000001934 delay Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
Description
〔産業上の利用分野〕
本発明は、特にデイジタル情報信号をもとの配
列と異なる配列とするのに用いられるデイジタル
信号処理装置に関し、特に異なる配列になるよう
にRAMを用いてデイジタル情報信号に遅延を与
えるインターリーブ装置またはデインターリーブ
装置のアドレス生成部の構成に関する。 〔従来の技術〕 PCM装置におけるデイジタル情報信号は、記
録時にデータの配列を替えたり互いに異なる時間
遅延させたりすることで、誤りが発生した場合に
もその誤りを分散させることが一般的に行われて
いる。この手法をインターリーブと呼ぶ。また、
もとのデイジタル信号から再生時に誤り検出及び
訂正が可能なように誤り検出コードを付加するこ
とも行われている。 これらを第１図により詳細に説明する。（Ｎ−
４）ワードから構成されたデイジタル信号はそれ
ぞれＤ、2D、3D、…、および（Ｎ−４）Ｄの遅
延量を持つた遅延回路２１に入力される。ここ
で、Ｄは単位遅延量である。これによりデイジタ
ル信号はそれぞれ異なつた遅延を受け分散される
ことになる。これがインターリーブである。この
とき、デイジタル信号は再生時に誤りを検出した
り誤り訂正可能なように誤り訂正コードも計算さ
れる。第１図には、二つの誤り検出コード発生器
１７及び１８が示されている。（Ｎ−４）ワード
のデイジタル情報信号は、まず発生器１７により
誤り検出コードとして４ワードを付加され、この
４ワードの誤り訂正コードはもとのデイジタル情
報信号と同じようにそれぞれ（Ｎ−３）Ｄ、（Ｎ
−２）Ｄ、（Ｎ＋１）ＤおよびNDの異なつた遅
延を受ける。続いて、発生器１８により今度はＮ
ワードのデータから計算を行い、さらに４ワード
の誤り検出コードが付加される。この結果、（Ｎ
＋４）ワードのデータが出力される。このよう
に、インターリーブを行う前後に２度の誤り検出
コードを付加することにより再生時には強力な誤
り検出、誤り訂正能力を持たせることが可能とな
る。 一方、再生時にはこれの全く逆を行えばよい。
つまり、第２図に示されるように、再生されたデ
イジタル信号は、まず第１の誤り検出訂正回路１
９により１重誤りが訂正される。この結果として
のＮワードのデータは遅延回路２１により記憶さ
れた時と反対の異なつた遅延量の遅延を受ける。
これがデインターリーブである。これによりデイ
ジタル情報信号はもとの順序にもどる。デインタ
ーリーブされたＮワードのデータは、第２の誤り
検出訂正回路２０により２重以上の誤りが訂正さ
れる。 ところで、上述のようにインターリーブ又はデ
インターリーブ処理のための遅延をシフトレジス
タで構成するためには、かなり長いシフトレジス
タを必要とするためRAM（読み出し書込み可能
メモリ）を使用することが一般に行われる。ここ
で、RAMを使用した場合のデインターリーブの
ための構成を第３図に示す。 RAMに対する書き込み、読み出しには次のよ
うなものがある。まず入つてくるデータの書き込
み（第３図でWRITEと示す。）、誤り検出訂正回
路１９，２０に必要なデータの読み出し（第３図
でそれぞれX1、X2と示す。）及び最終的な出力の
ための読み出し（第３図でOUTと示す。）等があ
る。また、これらX1とX2との間に必要なだけの
遅延Ｄ、2D、…、NDを行わなくてはならない。
これを実際に実行するために行われるRAMのメ
モリマツプを第４図に示す。 ここで、まずポインタアドレスP0を全ての基
準とし、これを基本にデータの書き込み読み出し
を行う。このポイントアドレスは１回の計算が終
了するごとにアツプ又はダウンするようになつて
いる。次に、それぞれの動作について詳しく説明
する。まず第１に、（Ｎ＋４）個のデイジタル情
報信号の書き込みでは、０番目のデータはポイン
タアドレスP0が示しているところに書き込まれ、
１番目のデータは０番目のデータから遅延量ND
に相当するアドレスとX1、X2、OUTのそれぞれ
のためのアドレス（それぞれ１アドレス）とを飛
び越したアドレス（ND＋４）に書き込まれる。
２番目のデータは、同じように１番目のデータか
らその上に（（Ｎ−１）Ｄ＋４）加えたアドレス
に書き込まれる。つまり、ポインタアドレスP0
に｛ND＋４＋（Ｎ−１）Ｄ＋４｝を加えたアド
レスに書き込まれる。このように、（Ｎ＋１）番
目まではその前に書き込んだアドレスにその次の
遅延量に相当するアドレスとX1、X2、OUTのた
めのアドレスとを加えたアドレスに順次書き込ま
れていく。そして、最後の４個のデータはX2に
は使われず、もはや遅延が無いためその前に書き
込んだアドレスに各々２個ずつ加えたアドレスに
書き込まれる。X1、X2、OUTの場合もこれと同
様にそれぞれのアドレスは、遅延量及び
WRITE、X1、X2、OUT用のアドレスを考慮し
てポインタアドレスP0にそれらの値を加えたも
のとなる。これらの値をオフセツトと呼び第６図
にそれぞれ場合を示す。 第６図から分かるようにWRITE、X1、X2、
OUT用のオフセツトはそれぞれ異なつており、
またX2、OUTでは最後の４ワードを読み出す必
要が無い。そこで、実際にこれらのアドレスを作
り出す回路を構成するために、従来は４つの
ROM（読み出し専用メモリ）を用いていた。 第５図は従来のこの種のデイジタル信号処理装
置のアドレス生成部を表している。ここで、１は
ポインタアドレスP0用カウンタ、２はWRITE用
カウンタ、３はX1用カウンタ、４はX2用カウン
タ、５はOUT用カウンタ、６はWRITE用オフ
セツトROM、７はX1用オフセツトROM、８は
X2オフセツトROM、９はOUTオフセツト
ROM、１０はこれらROM６，７，８および９
から必要な出力を選び出すマルチプレクサ、そし
て１１はポインタアドレスP0とオフセツトアド
レスを加えるアダーである。かかる構成により、
ｉ番目のデータは、マルチプレクサ１０により
WRITE用オフセツトROM６から対応するオフ
セツトが読み出されて所定のアドレスに書き込ま
れる。X1、X2、OUTに関しても、同様に各
ROM７，８，９から対応するオフセツトが読み
出される。 〔発明が解決しようとする課題〕 しかしながら、従来のアドレス生成部は４つの
オフセツト用ROMが必要となり、集積回路装置
の場合にはサイズの面からかなり大きくなつてし
まうとともにスピードの面からも遅くなつてしま
うという欠点を持つていた。 この発明の目的は、オフセツト用のROMの数
を減らしてチツプ面積利用率を向上し、また動作
スピードも向上したデイジタル信号処理装置を提
供することにある。 〔課題を解決するための手段〕 この発明のデイジタル信号処理装置は、ポイン
タアドレスを定め該ポインタアドレスに遅延量に
相当するオフセツトアドレスを加えることによつ
てアドレスをつくり出し、デイジタル情報信号を
RAMによつて相互に異なる時間遅延させる場合
のアドレス生成に於いて、デイジタル情報信号の
書き込みアドレスのオフセツトアドレス用ROM
のみを備え、遅延後のデイジタル情報信号の読み
出しアドレスおよび誤り検出用アドレスのオフセ
ツトアドレスを前記ROMの内容からつくり出す
ことを特徴としている。 より詳しくは、本発明のアドレス生成は、上記
RAMの読み出しアドレスをX1、X2とし、最終出
力アドレスをOUTとするとき、Ｘワード目のX1
のアドレス生成はポインタアドレスに“１”の加
え、上記ROMから読み出したＸワード目の書き
込みオフセツトアドレスを加えて生成し、Ｘワー
ド目のX2のアドレス生成は、ポインタアドレス
に“−２”を加え、上記ROMから読み出した
（Ｘ＋１）ワード目の書き込みオフセツトアドレ
スに加えて生成し、Ｘワード目のOUTのアドレ
ス生成はポインタアドレスに“−１”を加え、
（Ｘ＋１）ワード目の書き込みオフセツトアドレ
スを加えて生成することを特徴とする。 〔発明の原理〕 この発明の原理について詳しく説明する。第６
図から分かるように、X1のオフセツトアドレス
はWRITEのオフセツトアドレスに“＋１”を加
えるだけでよい。しかし、X2とWRITEとのオフ
セツトアドレスの間およびOUTとWRITEとの
オフセツトアドレスの間には一見関係が無いよう
に見える。ところが、Ｘワード目のX2のオフセ
ツトアドレスは（Ｘ＋１）ワード目のWRITEの
オフセツトアドレスから“２”引いた値となり、
同様にＸワード目のOUTのオフセツトアドレス
は（Ｘ＋１）ワード目のWRITEのオフセツトア
ドレスから“１”を引いた値となつている。した
がつて、全てのオフセツトアドレスはWRITEの
オフセツトアドレスからつくり出すことができ
る。つまり、Ｘワード目のX1のアドレス生成で
はポインタアドレスにＸワード目のWRITEのオ
フセツトアドレスと“１”とを加え、Ｘワード目
のX2のアドレス生成はポインタアドレスに（Ｘ
＋１）ワード目のWRITEのオフセツトアドレス
と“−２”とを加え、そしてＸワード目のOUT
のアドレス生成はポインタアドレスに（Ｘ＋１）
ワード目のWRITEのオフセツトアドレスと“−
１”とを加えることによつてそれぞれ行うことが
できる。 〔実施例〕 本発明はこのことを利用したものであり、その
実施例を第７に示す。参照数字１乃至５までは第
５図と同じであるが、オフセツト用ROMとして
WRITE用オフセツトROM１５の一つだけが設
けられている。その代わり、X1の時は“＋１”
を、X2のときは“−２”を、OUT時は“−１”
をそれぞれ出力する切替オフセツト回路１２と、
切替オフセツト回路１２からの出力のポインタア
ドレスを加えるアダー１３と、４つのカウンタ２
乃至５から必要な出力を選び出すマルチプレクサ
１４と、最終的な出力を出すアダー１６とが設け
られている。かかる構成において、例えばＸワー
ド目のX2のアドレス生成は、切替オフセツト回
路１２により“−２”が出力され、また、マルチ
プレクサ１４により（Ｘ＋１）ワード目の
WRITEのオフセツトアドレスがROM１５から
読み出され、これらはアダー１６を加算されて所
定のアドレスが生成される。X1、OUTのアドレ
ス生成についても同じである。ここで、X2用カ
ウンタ４とOUT用カウンタ５は実際の値よりも
１つ多いカウントを行う必要があるが、これは最
初の状態でカウンタの内容を“１”にセツトして
おくかクロツクを最初だけ１度多くカウントする
ことにより容易になされる。（Ｎ＋１）ワード目
以降は、マルチプレクサ１４によりX2カウンタ
４、OUTカウンタ５は選択されない。 切替オフセツト回路１２の回路例を示すと第８
図のようにオア回路を用いた構成であり、X2用
の“−２”、OUT用の“−１”、X1用の“＋１”
をマルチプレクサ１４の動作に連動して出力する
構成となつている。 この数値としては下記の表のようなビツト値を
とる。
列と異なる配列とするのに用いられるデイジタル
信号処理装置に関し、特に異なる配列になるよう
にRAMを用いてデイジタル情報信号に遅延を与
えるインターリーブ装置またはデインターリーブ
装置のアドレス生成部の構成に関する。 〔従来の技術〕 PCM装置におけるデイジタル情報信号は、記
録時にデータの配列を替えたり互いに異なる時間
遅延させたりすることで、誤りが発生した場合に
もその誤りを分散させることが一般的に行われて
いる。この手法をインターリーブと呼ぶ。また、
もとのデイジタル信号から再生時に誤り検出及び
訂正が可能なように誤り検出コードを付加するこ
とも行われている。 これらを第１図により詳細に説明する。（Ｎ−
４）ワードから構成されたデイジタル信号はそれ
ぞれＤ、2D、3D、…、および（Ｎ−４）Ｄの遅
延量を持つた遅延回路２１に入力される。ここ
で、Ｄは単位遅延量である。これによりデイジタ
ル信号はそれぞれ異なつた遅延を受け分散される
ことになる。これがインターリーブである。この
とき、デイジタル信号は再生時に誤りを検出した
り誤り訂正可能なように誤り訂正コードも計算さ
れる。第１図には、二つの誤り検出コード発生器
１７及び１８が示されている。（Ｎ−４）ワード
のデイジタル情報信号は、まず発生器１７により
誤り検出コードとして４ワードを付加され、この
４ワードの誤り訂正コードはもとのデイジタル情
報信号と同じようにそれぞれ（Ｎ−３）Ｄ、（Ｎ
−２）Ｄ、（Ｎ＋１）ＤおよびNDの異なつた遅
延を受ける。続いて、発生器１８により今度はＮ
ワードのデータから計算を行い、さらに４ワード
の誤り検出コードが付加される。この結果、（Ｎ
＋４）ワードのデータが出力される。このよう
に、インターリーブを行う前後に２度の誤り検出
コードを付加することにより再生時には強力な誤
り検出、誤り訂正能力を持たせることが可能とな
る。 一方、再生時にはこれの全く逆を行えばよい。
つまり、第２図に示されるように、再生されたデ
イジタル信号は、まず第１の誤り検出訂正回路１
９により１重誤りが訂正される。この結果として
のＮワードのデータは遅延回路２１により記憶さ
れた時と反対の異なつた遅延量の遅延を受ける。
これがデインターリーブである。これによりデイ
ジタル情報信号はもとの順序にもどる。デインタ
ーリーブされたＮワードのデータは、第２の誤り
検出訂正回路２０により２重以上の誤りが訂正さ
れる。 ところで、上述のようにインターリーブ又はデ
インターリーブ処理のための遅延をシフトレジス
タで構成するためには、かなり長いシフトレジス
タを必要とするためRAM（読み出し書込み可能
メモリ）を使用することが一般に行われる。ここ
で、RAMを使用した場合のデインターリーブの
ための構成を第３図に示す。 RAMに対する書き込み、読み出しには次のよ
うなものがある。まず入つてくるデータの書き込
み（第３図でWRITEと示す。）、誤り検出訂正回
路１９，２０に必要なデータの読み出し（第３図
でそれぞれX1、X2と示す。）及び最終的な出力の
ための読み出し（第３図でOUTと示す。）等があ
る。また、これらX1とX2との間に必要なだけの
遅延Ｄ、2D、…、NDを行わなくてはならない。
これを実際に実行するために行われるRAMのメ
モリマツプを第４図に示す。 ここで、まずポインタアドレスP0を全ての基
準とし、これを基本にデータの書き込み読み出し
を行う。このポイントアドレスは１回の計算が終
了するごとにアツプ又はダウンするようになつて
いる。次に、それぞれの動作について詳しく説明
する。まず第１に、（Ｎ＋４）個のデイジタル情
報信号の書き込みでは、０番目のデータはポイン
タアドレスP0が示しているところに書き込まれ、
１番目のデータは０番目のデータから遅延量ND
に相当するアドレスとX1、X2、OUTのそれぞれ
のためのアドレス（それぞれ１アドレス）とを飛
び越したアドレス（ND＋４）に書き込まれる。
２番目のデータは、同じように１番目のデータか
らその上に（（Ｎ−１）Ｄ＋４）加えたアドレス
に書き込まれる。つまり、ポインタアドレスP0
に｛ND＋４＋（Ｎ−１）Ｄ＋４｝を加えたアド
レスに書き込まれる。このように、（Ｎ＋１）番
目まではその前に書き込んだアドレスにその次の
遅延量に相当するアドレスとX1、X2、OUTのた
めのアドレスとを加えたアドレスに順次書き込ま
れていく。そして、最後の４個のデータはX2に
は使われず、もはや遅延が無いためその前に書き
込んだアドレスに各々２個ずつ加えたアドレスに
書き込まれる。X1、X2、OUTの場合もこれと同
様にそれぞれのアドレスは、遅延量及び
WRITE、X1、X2、OUT用のアドレスを考慮し
てポインタアドレスP0にそれらの値を加えたも
のとなる。これらの値をオフセツトと呼び第６図
にそれぞれ場合を示す。 第６図から分かるようにWRITE、X1、X2、
OUT用のオフセツトはそれぞれ異なつており、
またX2、OUTでは最後の４ワードを読み出す必
要が無い。そこで、実際にこれらのアドレスを作
り出す回路を構成するために、従来は４つの
ROM（読み出し専用メモリ）を用いていた。 第５図は従来のこの種のデイジタル信号処理装
置のアドレス生成部を表している。ここで、１は
ポインタアドレスP0用カウンタ、２はWRITE用
カウンタ、３はX1用カウンタ、４はX2用カウン
タ、５はOUT用カウンタ、６はWRITE用オフ
セツトROM、７はX1用オフセツトROM、８は
X2オフセツトROM、９はOUTオフセツト
ROM、１０はこれらROM６，７，８および９
から必要な出力を選び出すマルチプレクサ、そし
て１１はポインタアドレスP0とオフセツトアド
レスを加えるアダーである。かかる構成により、
ｉ番目のデータは、マルチプレクサ１０により
WRITE用オフセツトROM６から対応するオフ
セツトが読み出されて所定のアドレスに書き込ま
れる。X1、X2、OUTに関しても、同様に各
ROM７，８，９から対応するオフセツトが読み
出される。 〔発明が解決しようとする課題〕 しかしながら、従来のアドレス生成部は４つの
オフセツト用ROMが必要となり、集積回路装置
の場合にはサイズの面からかなり大きくなつてし
まうとともにスピードの面からも遅くなつてしま
うという欠点を持つていた。 この発明の目的は、オフセツト用のROMの数
を減らしてチツプ面積利用率を向上し、また動作
スピードも向上したデイジタル信号処理装置を提
供することにある。 〔課題を解決するための手段〕 この発明のデイジタル信号処理装置は、ポイン
タアドレスを定め該ポインタアドレスに遅延量に
相当するオフセツトアドレスを加えることによつ
てアドレスをつくり出し、デイジタル情報信号を
RAMによつて相互に異なる時間遅延させる場合
のアドレス生成に於いて、デイジタル情報信号の
書き込みアドレスのオフセツトアドレス用ROM
のみを備え、遅延後のデイジタル情報信号の読み
出しアドレスおよび誤り検出用アドレスのオフセ
ツトアドレスを前記ROMの内容からつくり出す
ことを特徴としている。 より詳しくは、本発明のアドレス生成は、上記
RAMの読み出しアドレスをX1、X2とし、最終出
力アドレスをOUTとするとき、Ｘワード目のX1
のアドレス生成はポインタアドレスに“１”の加
え、上記ROMから読み出したＸワード目の書き
込みオフセツトアドレスを加えて生成し、Ｘワー
ド目のX2のアドレス生成は、ポインタアドレス
に“−２”を加え、上記ROMから読み出した
（Ｘ＋１）ワード目の書き込みオフセツトアドレ
スに加えて生成し、Ｘワード目のOUTのアドレ
ス生成はポインタアドレスに“−１”を加え、
（Ｘ＋１）ワード目の書き込みオフセツトアドレ
スを加えて生成することを特徴とする。 〔発明の原理〕 この発明の原理について詳しく説明する。第６
図から分かるように、X1のオフセツトアドレス
はWRITEのオフセツトアドレスに“＋１”を加
えるだけでよい。しかし、X2とWRITEとのオフ
セツトアドレスの間およびOUTとWRITEとの
オフセツトアドレスの間には一見関係が無いよう
に見える。ところが、Ｘワード目のX2のオフセ
ツトアドレスは（Ｘ＋１）ワード目のWRITEの
オフセツトアドレスから“２”引いた値となり、
同様にＸワード目のOUTのオフセツトアドレス
は（Ｘ＋１）ワード目のWRITEのオフセツトア
ドレスから“１”を引いた値となつている。した
がつて、全てのオフセツトアドレスはWRITEの
オフセツトアドレスからつくり出すことができ
る。つまり、Ｘワード目のX1のアドレス生成で
はポインタアドレスにＸワード目のWRITEのオ
フセツトアドレスと“１”とを加え、Ｘワード目
のX2のアドレス生成はポインタアドレスに（Ｘ
＋１）ワード目のWRITEのオフセツトアドレス
と“−２”とを加え、そしてＸワード目のOUT
のアドレス生成はポインタアドレスに（Ｘ＋１）
ワード目のWRITEのオフセツトアドレスと“−
１”とを加えることによつてそれぞれ行うことが
できる。 〔実施例〕 本発明はこのことを利用したものであり、その
実施例を第７に示す。参照数字１乃至５までは第
５図と同じであるが、オフセツト用ROMとして
WRITE用オフセツトROM１５の一つだけが設
けられている。その代わり、X1の時は“＋１”
を、X2のときは“−２”を、OUT時は“−１”
をそれぞれ出力する切替オフセツト回路１２と、
切替オフセツト回路１２からの出力のポインタア
ドレスを加えるアダー１３と、４つのカウンタ２
乃至５から必要な出力を選び出すマルチプレクサ
１４と、最終的な出力を出すアダー１６とが設け
られている。かかる構成において、例えばＸワー
ド目のX2のアドレス生成は、切替オフセツト回
路１２により“−２”が出力され、また、マルチ
プレクサ１４により（Ｘ＋１）ワード目の
WRITEのオフセツトアドレスがROM１５から
読み出され、これらはアダー１６を加算されて所
定のアドレスが生成される。X1、OUTのアドレ
ス生成についても同じである。ここで、X2用カ
ウンタ４とOUT用カウンタ５は実際の値よりも
１つ多いカウントを行う必要があるが、これは最
初の状態でカウンタの内容を“１”にセツトして
おくかクロツクを最初だけ１度多くカウントする
ことにより容易になされる。（Ｎ＋１）ワード目
以降は、マルチプレクサ１４によりX2カウンタ
４、OUTカウンタ５は選択されない。 切替オフセツト回路１２の回路例を示すと第８
図のようにオア回路を用いた構成であり、X2用
の“−２”、OUT用の“−１”、X1用の“＋１”
をマルチプレクサ１４の動作に連動して出力する
構成となつている。 この数値としては下記の表のようなビツト値を
とる。
以上説明したように、本発明では、ROMを一
つ用い、しかもRAMを一つのリングバツフアを
アクセスするように、ROMからのオフセツト値
を加えてアドレスを生成するので、RAMを効率
よく使用でき、また回路構成を簡単にして、消費
電力が少なく、占有面積が小さいデイジタル信号
処理装置を提供できる。
つ用い、しかもRAMを一つのリングバツフアを
アクセスするように、ROMからのオフセツト値
を加えてアドレスを生成するので、RAMを効率
よく使用でき、また回路構成を簡単にして、消費
電力が少なく、占有面積が小さいデイジタル信号
処理装置を提供できる。
第１図はインターリーブ処理のための構成の一
例を示す図。第２図および第３図はデインターリ
ーブ処理のための構成の一例を示す図。第４図は
デインターリーブ処理のためのメモリマツプ。第
５図は従来装置におけるデイジタル信号処理装置
のブロツク図。第６図はWRITE、X1、X2、
OUTのオフセツトアドレスを示す図。第７図は
本発明の一実施例を示すブロツク図。第８図は切
替オフセツト回路の構成例を示す図。 ２１……遅延回路、１７，１８……誤り検出コ
ード発生器、１９，２０……誤り検出訂正回路。
例を示す図。第２図および第３図はデインターリ
ーブ処理のための構成の一例を示す図。第４図は
デインターリーブ処理のためのメモリマツプ。第
５図は従来装置におけるデイジタル信号処理装置
のブロツク図。第６図はWRITE、X1、X2、
OUTのオフセツトアドレスを示す図。第７図は
本発明の一実施例を示すブロツク図。第８図は切
替オフセツト回路の構成例を示す図。 ２１……遅延回路、１７，１８……誤り検出コ
ード発生器、１９，２０……誤り検出訂正回路。
Claims (1)
- 【特許請求の範囲】 １ 複数個のデイジタル情報信号にそれぞれ第１
の誤り訂正符号と第２の誤り訂正符号とが付加さ
れたデータを記憶するRAMを備え、 このRAMに記憶されたデータについて上記デ
ータを相互に異なる時間遅延させる遅延量を与え
るオフセツトアドレスを記憶するROMと、 アドレス生成の基準となるポインタアドレスに
上記ROMより読み出したオフセツトアドレスを
加算して上記RAMの読み出しまたは書き込みア
ドレスを生成する手段と を備え、 この読み出しまたは書き込みアドレスを生成す
る手段は、 第Ｘ番目のデータについて、データ書き込みア
ドレスおよびこれに続く第一の誤り検出用データ
の読み出しアドレス（X1）、第二の誤り検出用デ
ータの読み出しアドレス（X2）ならびに出力用
データの読み出しアドレス（OUT）を生成し、 上記第一の誤り検出用データの読み出しアドレ
スと上記第二の誤り検出用データの読み出しアド
レスとの間にＸ番目のデータに相当する遅延量を
与える 構成であり、 上記デイジタル情報信号についてそれぞれ相互
に異なる時間遅延させるデイジタル信号処理装置
において、 上記ROMとして上記RAMに記憶されるデー
タについてそれぞれの遅延量に相当するデータ書
き込みオフセツトアドレスのみを記憶するROM
を備え、 上記読み出しまたは書き込みアドレスを生成す
る手段は、 上記第一の誤り検出用データの読み出しアドレ
ス（X1）は、上記ポインタアドレスに“１”を
加算し、これに上記ROMから読み出したＸ番目
の上記データ書き込みオフセツトアドレスを加算
して生成する手段と、 上記第二の誤り検出用データの読み出しアドレ
ス（X2）は、上記ポインタアドレスに“−２”
を加算し、上記ROMから読み出した（Ｘ＋１）
番目の上記データ書き込みオフセツトアドレスを
加算して生成する手段と、 上記出力用データの読み出しアドレス（OUT）
は、上記ポインタアドレスに“−１”を加算し、
上記ROMから読み出した（Ｘ＋１）番目の上記
データ書き込みオフセツトアドレスを加算して生
成する手段と を含むことを特徴とするデイジタル信号処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6848284A JPS60213132A (ja) | 1984-04-06 | 1984-04-06 | デイジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6848284A JPS60213132A (ja) | 1984-04-06 | 1984-04-06 | デイジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60213132A JPS60213132A (ja) | 1985-10-25 |
| JPH0352694B2 true JPH0352694B2 (ja) | 1991-08-12 |
Family
ID=13374946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6848284A Granted JPS60213132A (ja) | 1984-04-06 | 1984-04-06 | デイジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60213132A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2566068B2 (ja) * | 1990-05-30 | 1996-12-25 | 新日本製鐵株式会社 | 冷間加工性の優れた棒鋼の製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287336A (ja) * | 1985-06-13 | 1986-12-17 | Matsushita Electric Ind Co Ltd | 誤り訂正方法 |
| JP2781658B2 (ja) * | 1990-11-19 | 1998-07-30 | 日本電気アイシーマイコンシステム株式会社 | アドレス生成回路とそれを用いたｃｄ―ｒｏｍ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104315A (en) * | 1978-02-01 | 1979-08-16 | Matsushita Electric Ind Co Ltd | Forming method of coded signals |
| JPS5570918A (en) * | 1978-11-20 | 1980-05-28 | Sony Corp | Digital signal processing unit |
-
1984
- 1984-04-06 JP JP6848284A patent/JPS60213132A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104315A (en) * | 1978-02-01 | 1979-08-16 | Matsushita Electric Ind Co Ltd | Forming method of coded signals |
| JPS5570918A (en) * | 1978-11-20 | 1980-05-28 | Sony Corp | Digital signal processing unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2566068B2 (ja) * | 1990-05-30 | 1996-12-25 | 新日本製鐵株式会社 | 冷間加工性の優れた棒鋼の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60213132A (ja) | 1985-10-25 |
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