JPS5856208A - エラ−フラグ記憶装置 - Google Patents
エラ−フラグ記憶装置Info
- Publication number
- JPS5856208A JPS5856208A JP15370481A JP15370481A JPS5856208A JP S5856208 A JPS5856208 A JP S5856208A JP 15370481 A JP15370481 A JP 15370481A JP 15370481 A JP15370481 A JP 15370481A JP S5856208 A JPS5856208 A JP S5856208A
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- Japan
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- signal
- word
- error flag
- correction
- words
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1813—Pulse code modulation systems for audio signals by adding special bits or symbols to the coded information
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭディスクプレーヤのデジタル信号再生装置に
おけるエラーフラグ記憶装置に関する。
おけるエラーフラグ記憶装置に関する。
ｐＣＭ信号を用いたオーディオ機器において、すでに規
格化されているものに、ＶＴＲｆ用いた民生用ＰＣ“Ｍ
エンコーダ・デコーダ（ＥＩＡＪ規格）がある。上記デ
コーダ（再生器）には、再生信号のジッター及びディン
ターリーブの為に音声信号ワード（以下信号ワードと略
す。）を記憶するＬ４Ｍが内蔵されている。又再生され
る信号にエラーがあった場合、そのワード全訂正する訂
正回路を持っている。よってワードに対応するエラー情
報つ筐りエラーフラグはワードと対になって存在する。
格化されているものに、ＶＴＲｆ用いた民生用ＰＣ“Ｍ
エンコーダ・デコーダ（ＥＩＡＪ規格）がある。上記デ
コーダ（再生器）には、再生信号のジッター及びディン
ターリーブの為に音声信号ワード（以下信号ワードと略
す。）を記憶するＬ４Ｍが内蔵されている。又再生され
る信号にエラーがあった場合、そのワード全訂正する訂
正回路を持っている。よってワードに対応するエラー情
報つ筐りエラーフラグはワードと対になって存在する。
」二記ＥＩＡＪ規格では信号の量子化は１４ビツトで行
なわれており、ディジタル信号処理において８ビット或
い１」４ピッｌ−構成のＩＩＡＭに悄＠をストアする場
合に空きビットが有ったので、ワードの１ｌＨｊｌ）検
出結果であるエラーフラグを各ワードの空きビットに付
けＲＡＩｄヘスドアするのに何ら不都合は生じな〃・っ
六。
なわれており、ディジタル信号処理において８ビット或
い１」４ピッｌ−構成のＩＩＡＭに悄＠をストアする場
合に空きビットが有ったので、ワードの１ｌＨｊｌ）検
出結果であるエラーフラグを各ワードの空きビットに付
けＲＡＩｄヘスドアするのに何ら不都合は生じな〃・っ
六。
しかし音質の向上をはかって信号の量子化が１６ビツト
となるディスクプレーヤ尋の場合は、信号ワードのスト
ア用に４ビツト、８ビツト構成のＲＡＭを用いると空き
ビットが無い為、エラーフラグ専用のＬ４ｋｌ ｆ必要
とする。
となるディスクプレーヤ尋の場合は、信号ワードのスト
ア用に４ビツト、８ビツト構成のＲＡＭを用いると空き
ビットが無い為、エラーフラグ専用のＬ４ｋｌ ｆ必要
とする。
第１図は従来のＰＣｉＩｉエンコーダの一部ヲブロック
図で示したものである。１は再生する信号源であるＰＣ
Ｍディスクプレーヤ、２はディジタル信号処理の基準と
なる基準信号発生器、６はディジタル信号演算回路、４
は（ｉ号ワード用ＲＡＭ。
図で示したものである。１は再生する信号源であるＰＣ
Ｍディスクプレーヤ、２はディジタル信号処理の基準と
なる基準信号発生器、６はディジタル信号演算回路、４
は（ｉ号ワード用ＲＡＭ。
５はエラーフラグ用組、６はψ変換回路、７は出力信号
の基準となる水晶振動子である。
の基準となる水晶振動子である。
ディジタル信号演算回路３では再生された信号ワードが
正しいか、正しくないかの判定及び訂正を行なう。
正しいか、正しくないかの判定及び訂正を行なう。
訂正しきれなし信号ワードにはそれぞれ信号ワードごと
に１ビツトのエラーフラグを付けて５のエラーフラグ用
ＲＡＩｄにストアされる。
に１ビツトのエラーフラグを付けて５のエラーフラグ用
ＲＡＩｄにストアされる。
出力側のルＭ変換回路は７の水晶を基準に動作している
のに対し、ディジタル処理回路は、再生側のジッター等
に準する基準信号発生器３ヲ基準に動作しているので互
いにＲＡＭｆ介して非同期であり、かつディンターリー
ブ等の処理用にＲＡｉ答量は約２に８ビツト必要でおシ
、エラーフラグ用九慴も同様に２ｆ１ビツト必要となる
。
のに対し、ディジタル処理回路は、再生側のジッター等
に準する基準信号発生器３ヲ基準に動作しているので互
いにＲＡＭｆ介して非同期であり、かつディンターリー
ブ等の処理用にＲＡｉ答量は約２に８ビツト必要でおシ
、エラーフラグ用九慴も同様に２ｆ１ビツト必要となる
。
なおＩ）／Ａ変換回路では、信号ワードに付加されたエ
ラーフラグを読み、信号ワードをそのまま出力させるか
、信号補正（前置保持、平装置保持％）をするかを判定
する。
ラーフラグを読み、信号ワードをそのまま出力させるか
、信号補正（前置保持、平装置保持％）をするかを判定
する。
第１図の例ではＲＡＩｄビット構成を４ビツトにしてい
る為、信号ワードは４ビツト×４（上位ビット十下位ビ
ットー１６ビツト音声）、エラービットは４ビツト×１
０となって粘る。汎用４ビットＲＡＭを使用すると、エ
ラービットＬ慴は３ビット空きとなっている。
る為、信号ワードは４ビツト×４（上位ビット十下位ビ
ットー１６ビツト音声）、エラービットは４ビツト×１
０となって粘る。汎用４ビットＲＡＭを使用すると、エ
ラービットＬ慴は３ビット空きとなっている。
本発明の目的は、上記した欠点をなくシ、ディジタル信
号処理におけるＬ慴の記憶容量の節約及び有効活用を目
的として開発されたエラーフラグ記憶装置を提供するに
ある。
号処理におけるＬ慴の記憶容量の節約及び有効活用を目
的として開発されたエラーフラグ記憶装置を提供するに
ある。
このため本発明は、１フレ一ム単位で行なわれる訂正処
理にお論で、使用済みの訂正ワードの記憶領域をエラー
フラグ領域とし、エラー情＠′Ｊｋ誉き込み、信号ワー
ドの配列に対応してエラーフラグを配置することＫよシ
、Ｄ／Ａ変換器によるエラーフラグ読み出し時には、各
信号ワードに分散させエラー情報に対応させる。又訂正
動作状況、ピークレベルフラグ等の付加を容易にしたこ
とにある。
理にお論で、使用済みの訂正ワードの記憶領域をエラー
フラグ領域とし、エラー情＠′Ｊｋ誉き込み、信号ワー
ドの配列に対応してエラーフラグを配置することＫよシ
、Ｄ／Ａ変換器によるエラーフラグ読み出し時には、各
信号ワードに分散させエラー情報に対応させる。又訂正
動作状況、ピークレベルフラグ等の付加を容易にしたこ
とにある。
第２図は本発明の実施例をブロック図にしたものである
。従来例のブロック図（第１図）と異なる点は、５のエ
ラーフラグ用Ｌ４Ｍが無いことである。
。従来例のブロック図（第１図）と異なる点は、５のエ
ラーフラグ用Ｌ４Ｍが無いことである。
次に＃！５図によって動作を説明する。ワード群（Ｗｌ
、−２６，Ｑｏ〜、）は同期信号８間で区切られた１フ
レーム内に構成されておシ、信号ワード内には２４個の
信号ワードと４個の訂正ワードよシ成っている。フレー
ム内の信号ワードはあらかじめ定められた数式によ〕誤
ったワードは訂正される。しかし訂正能力に限界がある
為、訂正しきれない場合は、その誤シ信号ワードにエラ
ーフラグをつける必要がある。
、−２６，Ｑｏ〜、）は同期信号８間で区切られた１フ
レーム内に構成されておシ、信号ワード内には２４個の
信号ワードと４個の訂正ワードよシ成っている。フレー
ム内の信号ワードはあらかじめ定められた数式によ〕誤
ったワードは訂正される。しかし訂正能力に限界がある
為、訂正しきれない場合は、その誤シ信号ワードにエラ
ーフラグをつける必要がある。
今、訂正動作が終った時点では、訂正ワード（Ｑ、〜Ｑ
ｓ）のデータは不要であるから、訂正ワードのメモリー
アドレスを指定し、この場所をエラーフラグ領域として
使用することができる。
ｓ）のデータは不要であるから、訂正ワードのメモリー
アドレスを指定し、この場所をエラーフラグ領域として
使用することができる。
訂正ワードが各８ビツト構成であるから、４ワード×８
ビツトで３２ビツトの使用可能領域があり、第３図１０
に示すように信号情報２４ケ分を配置することができる
。
ビツトで３２ビツトの使用可能領域があり、第３図１０
に示すように信号情報２４ケ分を配置することができる
。
フレーム９で判定されたエラーフラグは同じフレーム内
の訂正ワード内に書き込まれるのがシンプルであるが、
信号の処理時間（エラーワード訂正処理時間等）の関係
上、同フレームに誉き込み不可能の場合は、すでに不要
となった前フレームの訂正ワード内に書き込むことも可
能である。又一端エラーフラグのアドレスｉ 一時記憶
し、次のフレームの時間帯で、他のフレームの訂正ワー
ド領域にストアすることも可能である。ｂずれにしても
、信号ワードとエラーフラグアドレスが異なるが、その
相対アドレス全固定しておけばより０ 第４図、第５図はルの変換回路のエラーフラグ読み出し
動作及びブロック図金示したものである。
の訂正ワード内に書き込まれるのがシンプルであるが、
信号の処理時間（エラーワード訂正処理時間等）の関係
上、同フレームに誉き込み不可能の場合は、すでに不要
となった前フレームの訂正ワード内に書き込むことも可
能である。又一端エラーフラグのアドレスｉ 一時記憶
し、次のフレームの時間帯で、他のフレームの訂正ワー
ド領域にストアすることも可能である。ｂずれにしても
、信号ワードとエラーフラグアドレスが異なるが、その
相対アドレス全固定しておけばより０ 第４図、第５図はルの変換回路のエラーフラグ読み出し
動作及びブロック図金示したものである。
データバス上のタイミング１１．１２．１３は纏変換に
割り邑てられた時間である。タイミング１１において、
１ずＲＡＭデータ出力出力転１訂正ワードＱ。の領域）
がエラーフラグラッチ１７にラッチされ、つづいてマル
チプレクサ２０より選択された１ビツト（＃’１）がエ
ラーフラグビット２１にラッチされる。次にデータバス
よりｔＷデータ出力Ｗ１が信号ワード上位ラッチ１８に
ラッチされる。
割り邑てられた時間である。タイミング１１において、
１ずＲＡＭデータ出力出力転１訂正ワードＱ。の領域）
がエラーフラグラッチ１７にラッチされ、つづいてマル
チプレクサ２０より選択された１ビツト（＃’１）がエ
ラーフラグビット２１にラッチされる。次にデータバス
よりｔＷデータ出力Ｗ１が信号ワード上位ラッチ１８に
ラッチされる。
つづいてＲ，４Ｍデータ出力Ｗ２が信号ワード下位ラッ
チ１９にラッチされる。この時点で信号ワード１６ビツ
ト（上位８ビツト、下位８ビツト）とエラーフラグ１ビ
ツトが成立する。
チ１９にラッチされる。この時点で信号ワード１６ビツ
ト（上位８ビツト、下位８ビツト）とエラーフラグ１ビ
ツトが成立する。
第６図は、訂正ワードエリアにピークレベルフラグを書
き込んだ例である。信号ワードが音楽信号である場合、
これは表示として使用されどのワードがピークを越え友
かという精度は必要でないので、例えば６個の信号ワー
ド内にピーク値（例えば上位５ビツトが全て“１１とな
った地点）が１つでもあった場合にその代表フラグを立
てる。第３図の石〜もの６信号ワードに対し、第６図の
ピークレベルフラグエリア２２にＰｌを立てる。同様に
烏〜」２に対しｐ２． Ｗ、、〜躬８に対しＰ３． Ｗ
、、〜烏、に対しＰ４をフラグとすることができる。
き込んだ例である。信号ワードが音楽信号である場合、
これは表示として使用されどのワードがピークを越え友
かという精度は必要でないので、例えば６個の信号ワー
ド内にピーク値（例えば上位５ビツトが全て“１１とな
った地点）が１つでもあった場合にその代表フラグを立
てる。第３図の石〜もの６信号ワードに対し、第６図の
ピークレベルフラグエリア２２にＰｌを立てる。同様に
烏〜」２に対しｐ２． Ｗ、、〜躬８に対しＰ３． Ｗ
、、〜烏、に対しＰ４をフラグとすることができる。
８ビツト２信号ワード（１６ビツト）を１サモつのピー
クレベルフラグを設け、前記したよりに、使用済に訂正
ワードエリアにそのフラグを記憶することができる。
クレベルフラグを設け、前記したよりに、使用済に訂正
ワードエリアにそのフラグを記憶することができる。
＠７図は他の夾施例である。誤シワード訂正はエラー信
号ワードの数によって訂正不能の場合がめυ、この場合
フレーム内の信号ワードの情報はどれが正しくどれが誤
りであるか不明となる。このようにフレーム単位でエラ
ーの１６もの全ブロックエラーと称し、この発生を出力
するフラグが必要である。第７図、２３の領域に示すＢ
Ｅｌ、 ＢＦ２が上記したブロックエラーフラグである
。ＢＥｌ、 ＢＦ２の２つのフラグが存在するのは、１
フレーム内の信号ワードがＤ／Ａ変換回路に出力される
時、遅延音もつワード群ともたないワード群があった場
合それぞれにフラグを対応させるためである。（例えは
属〜ム、勇〜〃、に相当する信号ワードは遅延をもたな
いＢＥ１フラグ、 ｇ 〜Ｍ、、 Ｗ、、 〜Ｉｆ、、
に相当する信号ワードは遅延をもつＢＥ２フラグ。）又
演算回路の実行スタート、ストップは第２図２の基準信
号発生器の信号に従っているこの信号は、ディスクから
再生される同期信号のジッターに左右される。このため
ｙｔ算回路の演算処理が中断したシ、何も実行されない
ことがある。そこで演算の実行の度合をフラグ化して記
憶したのが、第７図２３のエリア中、Ｋ１−に３゜ＫＤ
１〜ＫＤ６である。Ｋ１．ＫＤｌ が１の時訂正回路
は実行せず、Ｋ２． Ｋｌ）２が１１０時、信号ワード
のエラーワード検索完了、Ｋ５． ＫＤ５が“１”の時
、訂正回路（演Ｘ）完了というフラグを記憶することが
可能である。Ｋ、 ＫＤの２系統あるのは前述した遅延
をもつ場合である。
号ワードの数によって訂正不能の場合がめυ、この場合
フレーム内の信号ワードの情報はどれが正しくどれが誤
りであるか不明となる。このようにフレーム単位でエラ
ーの１６もの全ブロックエラーと称し、この発生を出力
するフラグが必要である。第７図、２３の領域に示すＢ
Ｅｌ、 ＢＦ２が上記したブロックエラーフラグである
。ＢＥｌ、 ＢＦ２の２つのフラグが存在するのは、１
フレーム内の信号ワードがＤ／Ａ変換回路に出力される
時、遅延音もつワード群ともたないワード群があった場
合それぞれにフラグを対応させるためである。（例えは
属〜ム、勇〜〃、に相当する信号ワードは遅延をもたな
いＢＥ１フラグ、 ｇ 〜Ｍ、、 Ｗ、、 〜Ｉｆ、、
に相当する信号ワードは遅延をもつＢＥ２フラグ。）又
演算回路の実行スタート、ストップは第２図２の基準信
号発生器の信号に従っているこの信号は、ディスクから
再生される同期信号のジッターに左右される。このため
ｙｔ算回路の演算処理が中断したシ、何も実行されない
ことがある。そこで演算の実行の度合をフラグ化して記
憶したのが、第７図２３のエリア中、Ｋ１−に３゜ＫＤ
１〜ＫＤ６である。Ｋ１．ＫＤｌ が１の時訂正回路
は実行せず、Ｋ２． Ｋｌ）２が１１０時、信号ワード
のエラーワード検索完了、Ｋ５． ＫＤ５が“１”の時
、訂正回路（演Ｘ）完了というフラグを記憶することが
可能である。Ｋ、 ＫＤの２系統あるのは前述した遅延
をもつ場合である。
上記のフラグは全て、使用済みの訂正ワードの記憶エリ
アを使用する。
アを使用する。
ＰＣＭオーディオディスク再生系において、信号ワード
ごとにエラーフラグを付加する従来の方式を採用すると
インターリーブ、ジッター分を含めた２にワードの各信
号ワードに対し、１ビツト必要であるので、合計２にビ
ットのエラーフラグ用ｐＡＭが必要となる。
ごとにエラーフラグを付加する従来の方式を採用すると
インターリーブ、ジッター分を含めた２にワードの各信
号ワードに対し、１ビツト必要であるので、合計２にビ
ットのエラーフラグ用ｐＡＭが必要となる。
ところが本発明によると、２にビットのエラーフラグＲ
ＡＭは（専用のものが）必要としない。
ＡＭは（専用のものが）必要としない。
エラーフラグは不要になったん病の空き領域をオＵ用し
、アドレスコントロール、及び簡単なデコード回路と、
数ビツトラッチを付加することで、従来通シの性能が得
られ、かつ、コスト低減と基板の小面積化をはかること
ができｆＣ１
、アドレスコントロール、及び簡単なデコード回路と、
数ビツトラッチを付加することで、従来通シの性能が得
られ、かつ、コスト低減と基板の小面積化をはかること
ができｆＣ１
第１図は従来のエラーフラグＩ（ＡＭの説明図、第２図
は本発明の実施例のブロック図、第６図は信号ワード、
引止ワード、エラーフラグの配置関係図、第４図はデー
タバスの１）ＡＡ Ｍみ出しタイミング図、第５図はＩ
）／Ａ変換回路のエラー７ラグ耽出し回路のブロック図
、第６図、第７図は記憶エリアの実施例簡明図である。 ６；ディジタル信号処理回路 ４：信号ワード用１（ＡＡ） ５：エラーフラグ用ＩＬ４Ａｉ ６ ： Ｄ／Ａ ７＆換回路 １０：エラーフラグＲ／ｉＭ領域
は本発明の実施例のブロック図、第６図は信号ワード、
引止ワード、エラーフラグの配置関係図、第４図はデー
タバスの１）ＡＡ Ｍみ出しタイミング図、第５図はＩ
）／Ａ変換回路のエラー７ラグ耽出し回路のブロック図
、第６図、第７図は記憶エリアの実施例簡明図である。 ６；ディジタル信号処理回路 ４：信号ワード用１（ＡＡ） ５：エラーフラグ用ＩＬ４Ａｉ ６ ： Ｄ／Ａ ７＆換回路 １０：エラーフラグＲ／ｉＭ領域
Claims (1)
- 【特許請求の範囲】 １ 複数個の信号ワード群から算出された訂正ワード群
と、前記信号ワード群から成る情報ワード群記憶エリア
を有する記憶回路と、情報ワード群内の誤υワード検出
又は誤シ訂正を行なうデジタル信号演算回路を具備した
デジタル信号処理回路において、信号演算処理結果を信
号ワード配列に対応して、演算処理済みの訂正ワード群
記憶エリアにビット単位で記憶させることを特徴とする
エラーフラグ記憶装置。 ２、 前記信号演算処理結果が誤シ信号ワードに対する
訂正不可のフラグである特許請求の範囲第１項記載のエ
ラーフラグ記憶袋＃。 ３、 前記信号演算処理結果がデジタル信号演算の動作
が実行されたか否かを表わすフラグである特許請求の範
囲第１項記載のエラーフラグ記憶装置。 ４、 前記信号演算処理結果があらかじめ定められたレ
ベルと信号ワードレベルとの比較値のフラグである特許
請求の範囲第１項記載のエラーフラグ記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15370481A JPS5856208A (ja) | 1981-09-30 | 1981-09-30 | エラ−フラグ記憶装置 |
| GB08227477A GB2107496B (en) | 1981-09-30 | 1982-09-27 | Error flag processor |
| DE3236312A DE3236312C2 (de) | 1981-09-30 | 1982-09-30 | Fehlerzeichen-Prozessor |
| US06/730,258 US4577319A (en) | 1981-09-30 | 1985-05-06 | Error flag processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15370481A JPS5856208A (ja) | 1981-09-30 | 1981-09-30 | エラ−フラグ記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856208A true JPS5856208A (ja) | 1983-04-02 |
| JPH0313670B2 JPH0313670B2 (ja) | 1991-02-25 |
Family
ID=15568278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15370481A Granted JPS5856208A (ja) | 1981-09-30 | 1981-09-30 | エラ−フラグ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856208A (ja) |
-
1981
- 1981-09-30 JP JP15370481A patent/JPS5856208A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0313670B2 (ja) | 1991-02-25 |
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