JPH0361270B2 - - Google Patents
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- Publication number
- JPH0361270B2 JPH0361270B2 JP13286980A JP13286980A JPH0361270B2 JP H0361270 B2 JPH0361270 B2 JP H0361270B2 JP 13286980 A JP13286980 A JP 13286980A JP 13286980 A JP13286980 A JP 13286980A JP H0361270 B2 JPH0361270 B2 JP H0361270B2
- Authority
- JP
- Japan
- Prior art keywords
- calculation
- data
- word
- correction
- error correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012937 correction Methods 0.000 claims description 33
- 239000011159 matrix material Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1813—Pulse code modulation systems for audio signals by adding special bits or symbols to the coded information
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
本発明は、例えば日本電子機械工業会技術フア
イルSTC−007「民生用PCMエンコーダ・デコー
ダ」に述べる所の、音声信号のようなアナログ信
号を入力してこれをデイジタル信号に変換し記録
媒体に記録し、この媒体よりデイジタル信号を取
り出し、アナログ信号に再生して出力するPCM
（パルス符号変調）方式記録再生装置に関し、特
にそのエラー訂正回路に関するものである。
イルSTC−007「民生用PCMエンコーダ・デコー
ダ」に述べる所の、音声信号のようなアナログ信
号を入力してこれをデイジタル信号に変換し記録
媒体に記録し、この媒体よりデイジタル信号を取
り出し、アナログ信号に再生して出力するPCM
（パルス符号変調）方式記録再生装置に関し、特
にそのエラー訂正回路に関するものである。
技術フアイルSTC007に従う訂正とは、各々14
ビツトで構成した標本化信号ワード（以下情報デ
ータという）６ワードと、該６ワードより生成さ
れた各々14ビツトで構成した誤り訂正ワード（以
下訂正用データという）２ワードからなる８ワー
ドのデータを用いて訂正演算を行い、情報データ
の誤りを訂正する事を指す。各水平同期区間（以
下Ｈとする）にインターリーブを施した上記８ワ
ードのデータと、該データの正誤を判定する誤り
検出ワード（以下CRCという）とがＨ内に記録
されている。再生時には記録信号と出力信号の時
間軸変換と信号のデインタリーブを行なう為、一
度RAMにデータを書込み、出力データはRAM
より読み出し出力する。訂正は出力に先立つて一
度RAMよりデータを読み出して訂正演算を行な
い、訂正データを再度RAMに書き直している。
以下代表的な訂正演算について説明する。
ビツトで構成した標本化信号ワード（以下情報デ
ータという）６ワードと、該６ワードより生成さ
れた各々14ビツトで構成した誤り訂正ワード（以
下訂正用データという）２ワードからなる８ワー
ドのデータを用いて訂正演算を行い、情報データ
の誤りを訂正する事を指す。各水平同期区間（以
下Ｈとする）にインターリーブを施した上記８ワ
ードのデータと、該データの正誤を判定する誤り
検出ワード（以下CRCという）とがＨ内に記録
されている。再生時には記録信号と出力信号の時
間軸変換と信号のデインタリーブを行なう為、一
度RAMにデータを書込み、出力データはRAM
より読み出し出力する。訂正は出力に先立つて一
度RAMよりデータを読み出して訂正演算を行な
い、訂正データを再度RAMに書き直している。
以下代表的な訂正演算について説明する。
時系列上連続な情報データ６ワードW1，W2，
W3，W4，W5，W6と、次の式、式で生成し
た訂正用データＰ，Ｑにインターリーブを施し記
録する。
W3，W4，W5，W6と、次の式、式で生成し
た訂正用データＰ，Ｑにインターリーブを施し記
録する。
Ｐ＝W1W2W3W4W5W6 ……
Ｑ＝T6W1T5W2T4W3T3W4T2W5
TW6 …… 再生時にデインタリーブして情報データW1〜
W6及び訂正用データＰ，Ｑを読み出す時、CRC
チエツク回路により誤つてたワードは14ビツトの
全てを“０”にする。ここでデータのWiとWjに
誤りを生じた場合について例をとると、 SP＝ＰW1…WiWJ…W6 ＝WiWiWjWj＝WiWj …… （但しWi，Wjは誤りワードで内容は全て
“０”である） SQ＝ＱT6W1…T7-iW1T7-j…W6 ＝T7-iWiT7-jWj …… 上記式及び式の連立方程式を解くと、 Wj＝（ＩTi-j）-1・（Ti-7SQSP） …… （Ｉは14×14の単位マトリツクス） Wi＝WjSP …… となり、正しい情報データWi，Wjが得られる。
TW6 …… 再生時にデインタリーブして情報データW1〜
W6及び訂正用データＰ，Ｑを読み出す時、CRC
チエツク回路により誤つてたワードは14ビツトの
全てを“０”にする。ここでデータのWiとWjに
誤りを生じた場合について例をとると、 SP＝ＰW1…WiWJ…W6 ＝WiWiWjWj＝WiWj …… （但しWi，Wjは誤りワードで内容は全て
“０”である） SQ＝ＱT6W1…T7-iW1T7-j…W6 ＝T7-iWiT7-jWj …… 上記式及び式の連立方程式を解くと、 Wj＝（ＩTi-j）-1・（Ti-7SQSP） …… （Ｉは14×14の単位マトリツクス） Wi＝WjSP …… となり、正しい情報データWi，Wjが得られる。
第１図に従来回路を示す。図において１は
RAMI／０バス、２は入力データラツチ、３は
CRCデータラツチ、４はSP生成回路、５はSQ生
成回路、６はi.jカウンタ、７はTi-jマトリツクス
回路、８は排他論理和、９はマルチプレクサー、
１０は出力バツフアである。
RAMI／０バス、２は入力データラツチ、３は
CRCデータラツチ、４はSP生成回路、５はSQ生
成回路、６はi.jカウンタ、７はTi-jマトリツクス
回路、８は排他論理和、９はマルチプレクサー、
１０は出力バツフアである。
訂正の演算と訂正データのRAMへの再書込み
は1H区間内に完了されている。式の演算は、
RAM Ｉ／０バス１より入力データラツチ２に
とりこんだデータを排他論理和とラツチより構成
したSP生成回路４に導いて行う。式の演算も
同様にSP生成回路５で行い、更にSQ×Ti-7及び
マトリツクス演算もSQ生成回路５で行う。式
の演算を排他論理和８で行い、訂正したデータ
Wi，Wjをマルチプレクサー９で各々適当なタイ
ミングで出力バツフア１０を通してRAMに出力
する。
は1H区間内に完了されている。式の演算は、
RAM Ｉ／０バス１より入力データラツチ２に
とりこんだデータを排他論理和とラツチより構成
したSP生成回路４に導いて行う。式の演算も
同様にSP生成回路５で行い、更にSQ×Ti-7及び
マトリツクス演算もSQ生成回路５で行う。式
の演算を排他論理和８で行い、訂正したデータ
Wi，Wjをマルチプレクサー９で各々適当なタイ
ミングで出力バツフア１０を通してRAMに出力
する。
演算に最底必要なタイミングとRAMへの入力
（書き込み）・出力（読み出し）バスの内容と標準
的Ｈ信号の関係を第２図に示す。第２図において
１は信号構成図、２はRAM Ｉ／０バス、３は
訂正データ読み出しクロツク、４はTi-jシフトク
ロツク、５はマトリツクス演算クロツクである。
（書き込み）・出力（読み出し）バスの内容と標準
的Ｈ信号の関係を第２図に示す。第２図において
１は信号構成図、２はRAM Ｉ／０バス、３は
訂正データ読み出しクロツク、４はTi-jシフトク
ロツク、５はマトリツクス演算クロツクである。
NTSC方式を例とすると、基本周波数は
2.643MHz、1H内のクロツク数は168クロツクで
ある。この区間内に30クロツク毎にＨ区間とは非
同期にＤ／Ａ変換器に出力する為に、第２図２に
示すようにRAMを読み出すタイミング（Ｄ／Ａ
RDクロツク１１）が存在する。
2.643MHz、1H内のクロツク数は168クロツクで
ある。この区間内に30クロツク毎にＨ区間とは非
同期にＤ／Ａ変換器に出力する為に、第２図２に
示すようにRAMを読み出すタイミング（Ｄ／Ａ
RDクロツク１１）が存在する。
Lo，Ru，L1，R1，L2，R2，P′，Q′は1H手前
で記録テープの1H上に書かれていたデータをデ
インタリーブの為にRAMに書込むタイミングで
ある。W1〜W6、Ｐ，Ｑは訂正の為のデータ読出
しタイミング、wi WR，wj WRは訂正データの
再書込み枠である。この他にタイミングとして
は、Ti-jを行うシフトクロツク５ステツプ、14ビ
ツトのマトリツクス演算を行う14ステツプが最低
用意されなければならない。その結果、合計40ス
テツプ以上が1H内に必要で、例として均等に４
クロツクを割当てると160クロツク以上必要であ
る。通常VTRの1H区間（168クロツク）は、ス
キユー等の影響により±42クロツクは変化する事
を想定しなければならない。その結果1H区間が
短くなつた場合は、４クロツク／ステツプでは全
ての処理が終了しない場合が生ずる。またステツ
プ当りのクロツクを早めることは、システムの速
度を落して安定に動作させたり応答速度の遅い
RAM等の安価な部品を使う為には障害となる。
で記録テープの1H上に書かれていたデータをデ
インタリーブの為にRAMに書込むタイミングで
ある。W1〜W6、Ｐ，Ｑは訂正の為のデータ読出
しタイミング、wi WR，wj WRは訂正データの
再書込み枠である。この他にタイミングとして
は、Ti-jを行うシフトクロツク５ステツプ、14ビ
ツトのマトリツクス演算を行う14ステツプが最低
用意されなければならない。その結果、合計40ス
テツプ以上が1H内に必要で、例として均等に４
クロツクを割当てると160クロツク以上必要であ
る。通常VTRの1H区間（168クロツク）は、ス
キユー等の影響により±42クロツクは変化する事
を想定しなければならない。その結果1H区間が
短くなつた場合は、４クロツク／ステツプでは全
ての処理が終了しない場合が生ずる。またステツ
プ当りのクロツクを早めることは、システムの速
度を落して安定に動作させたり応答速度の遅い
RAM等の安価な部品を使う為には障害となる。
本発明の目的は、スキユー等による水平同期の
短縮に対して安定に動作し、応答速度の遅い安価
なRAM等の部品の使用を可能とし、しいては速
度的にも集積回路化しやすくするようになしたエ
ラー訂正回路を提供するにある。
短縮に対して安定に動作し、応答速度の遅い安価
なRAM等の部品の使用を可能とし、しいては速
度的にも集積回路化しやすくするようになしたエ
ラー訂正回路を提供するにある。
本発明では、訂正演算系に14ビツト２ワード分
のラツチを設け、演算の途中結果をラツチする事
により、訂正データの読出しから再書込にいた
る、一連の訂正演算を2H区間に分けて行う事を
特徴とする。
のラツチを設け、演算の途中結果をラツチする事
により、訂正データの読出しから再書込にいた
る、一連の訂正演算を2H区間に分けて行う事を
特徴とする。
以下図面に示した一実施例によつて本発明を詳
細に説明する。第３図は本発明の一実施例ブロツ
ク図であり、１２は第１のSQ生成回路、１３は
SPラツチ、１４はSQラツチ、１５は第２のSQ
生成回路であり、その他は第１図と同一構成であ
る。
細に説明する。第３図は本発明の一実施例ブロツ
ク図であり、１２は第１のSQ生成回路、１３は
SPラツチ、１４はSQラツチ、１５は第２のSQ
生成回路であり、その他は第１図と同一構成であ
る。
演算ステツプ数の多いSQ生成演算を２分割し
本実施例ではマトリツクス演算以前の部分と、そ
れ以降の部分に分け各々1H内で処理する方式と
しマトリツクス演算以前の計算を行う第１のSQ
生成回路１２とマトリツクス演算以降の計算を行
う第２のSQ生成回路１５より成り、その中間に
演算途中の結果をラツチするSQラツチ１４を設
けている。タイミングを合せる為に、SP生成回
路４の演算結果についてもSPラツチ１３にラツ
チする。
本実施例ではマトリツクス演算以前の部分と、そ
れ以降の部分に分け各々1H内で処理する方式と
しマトリツクス演算以前の計算を行う第１のSQ
生成回路１２とマトリツクス演算以降の計算を行
う第２のSQ生成回路１５より成り、その中間に
演算途中の結果をラツチするSQラツチ１４を設
けている。タイミングを合せる為に、SP生成回
路４の演算結果についてもSPラツチ１３にラツ
チする。
RAM Ｉ／０バス１より読み込まれた訂正用
データは2Hにまたがつて訂正され、RAM Ｉ／
０バス１に再書込みされる。即ち、ｎ番目の訂正
データが第１のSQ生成回路１２で演算されてい
る時、第２のSQ生成回路１５ではｎ−１番目の
訂正データのマトリツクス演算を実行している。
このタイミングを第４図に示す。第２図との比較
の為基本的タイミングについては演算１ステツプ
当り４クロツクとしてある。
データは2Hにまたがつて訂正され、RAM Ｉ／
０バス１に再書込みされる。即ち、ｎ番目の訂正
データが第１のSQ生成回路１２で演算されてい
る時、第２のSQ生成回路１５ではｎ−１番目の
訂正データのマトリツクス演算を実行している。
このタイミングを第４図に示す。第２図との比較
の為基本的タイミングについては演算１ステツプ
当り４クロツクとしてある。
第４図において１は信号構成図、２はRAM
Ｉ／０バス、３は訂正データ読み出しクロツク、
４はTi-jシフトクロツク、５はSP，SQラツチク
ロツク、６はマトリツクス演算クロツクである。
Ｉ／０バス、３は訂正データ読み出しクロツク、
４はTi-jシフトクロツク、５はSP，SQラツチク
ロツク、６はマトリツクス演算クロツクである。
第４図に示すように訂正の演算は100クロツク
以内に終了する。スキユーの影響で次のＨが68喰
い込んで来ても、訂正誤りを生ずる事は無い。こ
の様に同期信号の２周期期間以上に訂正演算を分
割する事により、同期信号の１周期期間内に占め
る演算の時間を短縮して同期信号期間短縮による
誤訂正に対する余裕を増す事ができる。あるい
は、１ステツプ当りのクロツク数を多くすること
により演算速度の遅いRAMや論理素子でシステ
ムを構成する事が可能となり、原価の低減がはか
れる等の効果がある。
以内に終了する。スキユーの影響で次のＨが68喰
い込んで来ても、訂正誤りを生ずる事は無い。こ
の様に同期信号の２周期期間以上に訂正演算を分
割する事により、同期信号の１周期期間内に占め
る演算の時間を短縮して同期信号期間短縮による
誤訂正に対する余裕を増す事ができる。あるい
は、１ステツプ当りのクロツク数を多くすること
により演算速度の遅いRAMや論理素子でシステ
ムを構成する事が可能となり、原価の低減がはか
れる等の効果がある。
第１図は従来のエラー訂正回路のブロツク図、
第２図は第１図のタイミングチヤート、第３図は
本発明によるエラー訂正回路の一実施例のブロツ
ク図、第４図は第３図のタイミングチヤートであ
る。 １……RAM Ｉ／０バス、２……入力データ
ラツチ、４……SP生成回路、６……i.jカウンタ、
７……Ti-jマトリツクス回路、８……排他論理
和、１０……出力バツフア、１２……第１のSQ
生成回路、１３……SPラツチ、１４……SQラツ
チ、１５……第２のSQ生成回路。
第２図は第１図のタイミングチヤート、第３図は
本発明によるエラー訂正回路の一実施例のブロツ
ク図、第４図は第３図のタイミングチヤートであ
る。 １……RAM Ｉ／０バス、２……入力データ
ラツチ、４……SP生成回路、６……i.jカウンタ、
７……Ti-jマトリツクス回路、８……排他論理
和、１０……出力バツフア、１２……第１のSQ
生成回路、１３……SPラツチ、１４……SQラツ
チ、１５……第２のSQ生成回路。
Claims (1)
- 【特許請求の範囲】 １ 信号ワードと該信号ワードから生成される誤
り訂正ワードとを記録媒体に記録し、該記録媒体
から読み出した内容を書き込み読み出し可能なメ
モリに一旦収納し、同期信号区間毎に上記信号ワ
ードと誤り訂正ワードとを再生し、信号ワードに
誤りがある場合に上記誤り訂正ワードを用いて訂
正した信号ワードを前記メモリに再書き込みする
ようになした記録再生装置におけるエラー訂正回
路であつて、第１の同期信号区間に第１の訂正演
算を行なう第１の演算手段と、 該第１の演算手段による演算結果をラツチする
ラツチ手段と、次の第２の同期信号区間に上記ラ
ツチ手段にラツチされた第１の演算手段の演算結
果を演算続行する第２の演算手段とを少なくとも
備えてなるエラー訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13286980A JPS5758208A (en) | 1980-09-26 | 1980-09-26 | Error correcting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13286980A JPS5758208A (en) | 1980-09-26 | 1980-09-26 | Error correcting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758208A JPS5758208A (en) | 1982-04-07 |
| JPH0361270B2 true JPH0361270B2 (ja) | 1991-09-19 |
Family
ID=15091445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13286980A Granted JPS5758208A (en) | 1980-09-26 | 1980-09-26 | Error correcting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5758208A (ja) |
-
1980
- 1980-09-26 JP JP13286980A patent/JPS5758208A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5758208A (en) | 1982-04-07 |
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