JP2503151B2 - Ｐｃｍ記録再生装置 - Google Patents
Ｐｃｍ記録再生装置Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＰＣＭ記録再生装置に
係り、特にＰＣＭデータをコピーするに最適なＰＣＭ記
録再生装置に関する。 【０００２】 【従来の技術】日本電子機械工業会技術ファイルＳＴＣ
−００７に基づく民生用ＰＣＭエンコーダ・デコーダに
おいては、デコーダ入力信号の１フィールド（２６２．
５Ｈ）中に１個の制御信号ブロック（１Ｈ）が設けられ
ており、この制御信号ブロック（１２８ビット）中には
２８ビットで構成されるアドレス信号ワード（以下単に
アドレスデ−タという）がある。即ち１フィールド中の
デ−タに対して１個のアドレスデ−タが付けられてい
る。通常、編集、頭出し用としてはこのアドレスデ−タ
が用いられる。一方、上記１フィールド中のデ−タは、
テープ再生時における連続したワード誤りによる原信号
の復元不可あるいは雑音発生を防止するため、記録時に
ワードの配列替えを行った所謂インターリーブされたデ
−タであり、更にこれらのデ−タは一旦ＲＡＭ等の記憶
手段に記録され、再生系で本来の配列に戻す即ちデイン
タリーブされて出力される。この出力デ−タとアドレス
デ−タの出力タイミングについて図１を用いて説明す
る。図１（イ）はフィールドの配列構成図即ちデ−タ信
号であり、各フィールドＦn、Ｆn+1 … は、そのデ−タ
区間の先頭に配置された１個（１Ｈ）の制御信号ブロッ
クＣn、Ｃn+1 … と、それに続く２４５個（２４５Ｈ）
のデ−タブロックＤn、Ｄn+1 … により構成される。前
述の如く、アドレスデ−タは制御信号ブロックＣn、Ｃ
n+1 … の中に入っており、図１（ロ）に示すようにア
ドレスデ−タＡＤＤnは、抽出されると次のフィールド
Ｆn+1の制御信号ブロックＣn+1迄持続される。 【０００３】次に、１デ−タブロックは左、右チャンネ
ル各３個ずつの合計６個の標本化信号ワード、誤り訂正
ワードＰ及びＱ各１個及び誤り検出ワード（ＣＲＣ）１
個の９ワードからなり、標本化信号ワードについて言え
ば、アドレスデ−タＡＤＤnのフィールドＦnでは、前記
インターリーブにより左チャネルデ−タはＢn-238から
Ｂn+684迄、右チャネルデ−タは、Ａn-190からＡn+732
迄のデ−タが含まれている。これらのデ−タは、ＲＡＭ
等により所定の遅延を受け、例えばデ−タＡnでは、図
１（ハ）の出力デ−タに示すように所定の遅延ｄを受け
る。ここで同図（ハ）の斜線の部分は、隣り合ったフィ
ールド（フレーム）のデ−タが入ってくる部分を示す。 【０００４】以上のことを図２により更に詳しく説明す
る。 【０００５】図２（イ）に示すように、フィールドＦn
内の２４５個のデ−タブロックのうち最初のデ−タブロ
ックＤn・1の更にその先頭デ−タをＡnとすると、出力デ
−タは図２（ロ）に示すように連続しており、Ａnから
遅延ｄを受けたところにデ−タＡnが出力される。更に
上記デ−タブロックＤn・1内の他のデ−タは、図２
（ハ）に示されるようにデインターリーブによりそれぞ
れＢn-3D、Ａn+1-6D、Ｂn+1-9D、Ａn+2-12D、Ｂn+2-15D
のような位置に出力される。 【０００６】ここで遅延ｄは、一般に次のような理由に
よりそれぞれの遅延時間が与えられている。先ず、各デ
−タブロックの末尾に、標本化信号ワード、誤り訂正ワ
ードの８個のデ−タを演算して得られる誤り検出ワード
（ＣＲＣ）を付加する点に、１ブロック分の遅延回路が
設けられる。更に、デ−タ毎に異なるインターリーブ間
隔に相当する遅延が与えられる。次に、タイミングによ
り遅延が異なる時間軸変換分の遅延が与えられる。次
に、ジッタによって遅延が異なるジッタ吸収のための遅
延が与えられる。以上の総和が遅延ｄとなる。 【０００７】 【発明が解決しようとする課題】従ってこの遅延ｄは、
機器の状態及び時間によって異なり、このように遅延ｄ
が一定でないために、出力デ−タを他の機器にコピーす
る場合、再生側のマスター機で再生するテープ上のデ−
タ配置と、記録側スレーブ機で記録されたテープのテー
プ上のデ−タ配列が一致できなくなる不都合が生じる。 【０００８】本発明の目的は、上気した従来技術の欠点
をなくし、テープをコピーしても、テープ上のデ−タ配
列が一致できることを考慮したＰＣＭ記録再生装置を提
供することにある。 【０００９】 【課題を解決するための手段】本発明は、１フィールド
中の特定デ−タブロック内の特定ワードに、特別の指標
を付加する手段を設けることにより達成される。 【００１０】 【作用】再生時、１フィールド中の特定ワードに指標が
付加され、デ−タと共に出力できることから、記録側の
スレーブ機で、この指標を基準に記録デ−タのテープ上
の位置を決定することができる。 【００１１】 【実施例】以下図面に示した実施例によって本発明を詳
細に説明する。 【００１２】図３は、前記規格に基づくＰＣＭ記録再生
装置の再生入力信号波形を示している。 【００１３】図３（イ）は標準テレビジョン信号に準拠
したＰＣＭ信号の映像信号波形で、交互に繰り返される
奇数フィールドＦ1、偶数フィールドＦ2からなり、奇数
フィールドＦ1（２６２．５Ｈ）は３Ｈの等化パルスＥ
11、３Ｈの垂直同期パルスＶ1、３Ｈの等化パルス
Ｅ12、１Ｈの制御信号ブロックＣ1、２４５Ｈのデータ
ブロックＤ1及び７．５Ｈの空白期間ＢＬ1で構成され、
一方偶数フィールドＦ2（２６２．５Ｈ）は３Ｈの等化
パルスＥ21、３Ｈの垂直同期パルスＶ2、３．５Ｈの等
化パルスＥ22、１Ｈの制御信号ブロックＣ2、２４５Ｈ
のデータブロックＤ2及び７Ｈの空白期間ＢＬ2（図示
略）で構成されている。 【００１４】ここで、制御信号ブロックＣ1とその隣の
データブロックＤ1の先頭ブロックＤ11期間を拡大した
ものを図３（ロ）に示す。制御信号ブロックＣ1は１２
８ビットで構成され、頭出し信号ワードＣＳ、内容識別
信号ワードＣＩ、アドレス信号ワードＡＤＤ、コントロ
ール信号ワードＣＯ及び誤り検出ワードＣＲＣの５種の
信号より成り、アドレス信号ワードＡＤＤは２８ビット
で構成されている。一方、１個のデータブロックＤ
11は、前述の如く６個の標本化信号ワード、誤り訂正ワ
ードＰ、Ｑ各１個及び誤り検出ワードＣＲＣの９種の信
号より成る。このうち先頭から８種の信号がデータであ
る。 【００１５】この８種のうちの先頭データＡnを拡大し
たものを図３（ハ）に示す。この信号デ−タ１語は図の
如く１４ビットで構成されている。 【００１６】上述のように、再生信号中のデ−タはフィ
ールドを単位とし、奇数フィールド及び偶数フィールド
にそれぞれのタイミングで１個の制御信号ブロックと２
４５個のデ−タブロックが入っている。なお、図３
（ロ）に示したデ−タブロックＤ11において、デ−タＢ
n-3D、Ａn+1-6D等中の「Ｄ」はインターリーブ間隔を示
すもので、前期規格ではＤ＝１６ブロック（１６Ｈ）と
設定されている。従って、デ−タＡnとデータＡn+1-6D
とは９５サンプル離れている。同様にしてデ−タＡnと
データＡn+2-12Dとは１９０サンプル離れている。従っ
て１フィールド中に含まれる片チャンネルのデ−タはデ
−タＡn+2-12DからデータＡn+732迄の７３５サンプルの
デ−タが含まれている。 【００１７】ここで図３（イ）に示した再生信号が入力
され、例えばフィールドＦ1の制御信号ブロックＣ1内の
アドレス信号ＡＤＤが抽出されてから、該フィールドＦ
1のデ−タブロックＤ1のデ−タが出力される迄には、デ
インターリーブ処理及びジッタ吸収処理等のＲＡＭの入
出力による遅延を伴うことになり、更にこの遅延はタイ
ミング及びジッタ分等により異なり、このために上記ア
ドレス信号ＡＤＤとデ−タとの対応はつかなくなること
は前述した。 【００１８】本発明においては、各フィールドにおける
例えば最初のデ−タブロックの先頭デ−タに特別の指標
をつけることにより、アドレス信号と指標をつけたデ−
タとの対応付を可能とするものである。以下この指標に
ついて図４を用いて説明する。先ず各デ−タは図３
（ハ）にて説明したようにそれぞれ１４ビットで構成さ
れている。この１４ビットのデ−タに対し、該デ−タが
エラーであるか否かを示すエラービットＥＲ１ビットが
付加される。ここで、デ−タがエラーか否かは、先ず誤
り検出ワードＣＲＣの結果に基づいて付加される。これ
等に対し、更に、各フィールド内の先頭デ−タブロック
の先頭デ−タであることを示す指標ＶＳ例えば垂直同期
信号ビットが１ビット付加される。図４においては、制
御信号ブロックＣ1の後の最初のデ−タブロックＤ11が
示されており、該デ−タブロックＤ11の先頭デ−タＡn
の指標ビットＶＳに「１」がたてられている。同様にし
て次のフィールドの最初のデ−タブロックの先頭デ−タ
にも「１」が順次たてられる。従ってフィールド内の全
デ−タは、指標ビットが「１」のデ−タを基準としてア
ドレス信号との対応がつけられる。即ち指標ビットが
「１」であるデ−タからの距離（デ−タ数）により、フ
ィールド内の１４７０個のデ−タに順番付けができるこ
とになる。 【００１９】次に本発明を具体的な一実施例により更に
詳細に説明する。 【００２０】前記規格に基づくＰＣＭ記録再生装置の再
生部の基本的な構成例を図５に示す。図において、再生
部入力信号（映像信号）端子１からの入力信号は、デー
タ抽出回路２及び同期信号抽出回路３にそれぞれ供給さ
れ、データ抽出回路２によりデータ４が、また同期信号
抽出回路３により同期信号１０が抽出される。データ４
は１Ｈ遅延回路５に入力されると共に、ＣＲＣチェック
回路７に入力されここでエラーチェックが行われる。１
Ｈ遅延回路５の出力６とＣＲＣチェック回路７の出力の
エラービットデータ９は、ＲＡＭ２０の所定のアドレス
に記録される。一方同期信号１０は制御信号生成回路１
１に入力される。制御信号生成回路１１では、１Ｈ遅延
回路５の制御信号、ＣＲＣチェック回路７の制御信号、
データブロック同期信号１２、データ同期信号１３及び
制御信号ブロックゲート信号８を生成する。 【００２１】ＲＡＭアドレスコントロール回路１６は、
読み出しクロック生成回路１４で生成される読み出しク
ロック１５と前述の信号８、１２、１３とにより、上位
アドレスデータ１７と下位アドレスデータ１８とによっ
て構成されるアドレスデータ１９を生成する。 【００２２】ＲＡＭ２０の出力は訂正回路２１に入力さ
れ、所定のチェック、訂正処理を行って右チャンネル出
力２２と左チャンネル出力２３を生成する。これらの両
出力信号はディジタル・アナログ変換器（図示せず）に
よりアナログ信号に変換されて出力される。 【００２３】以上の基本構成回路により生成されるデー
タ同期信号１３、制御ブロックゲート信号８及び下位ア
ドレスデータ１８とにより所定のデータブロックの所定
のデータを抽出することができる。 【００２４】例えば最初のデータブロックの先頭データ
をＲＡＭ２０に記録する際に、同データのアドレスの指
標ビットＶＳを「１」とし他のデータは「０」として記
録する。この様にすることにより、ＲＡＭ２０からデー
タを読みだし上記指標ビットＶＳを観測すれば、最初の
データブロックの先頭データを確認・抽出することがで
きる。 【００２５】次に、フィールド内の最初のデータブロッ
クの先頭データを抽出する方法を、具体的な一実施例に
より説明する。図６に一実施例の回路構成図を、図７に
制御信号波形図を、また図８に生成信号波形図を示す。 【００２６】図６において２４及び２５はＤ型フリップ
フロップ、２６は制御信号ブロックゲート信号、２７は
ブロック同期パルス、２８はワードアドレスパルス、２
９はＮＯＲゲート、３０はデータビット、３１はＲＡ
Ｍ，３２は出力データビット、３３はＲＡＭアドレスデ
ータである。 【００２７】図７は上記規格に基づくＰＣＭ記録再生装
置において一般的に生成され得る信号を示し、同図
（イ）は図２（イ）あるいは図３（ロ）に示したものと
同等な入力信号である。この入力信号の制御信号ブロッ
クＣ1及びデータブロックＤ11、Ｄ12 …に対し、同図
（ロ）に示すようなタイミングのブロック同期パルス２
７と、同図（ハ）に示すように制御信号ブロックゲート
信号２６がある。また同図（ニ）は図３（ロ）に示した
データブロックＤ11と同等のものであるが、このデータ
ブロックＤ11に対し同図（ホ）に示すようなタイミング
のデータ同期信号３４と該同期信号３４を計数する３ビ
ットカウンタ出力パルス３５、３６、３７（２0、２1、
２2）がある。 【００２８】次に図８の生成信号波形図を説明すると、
同図（イ）は図３（ロ）のものと同等の入力信号、同図
（ロ）は図７（ハ）に示す制御信号ブロックゲート信号
２６を１Ｈ遅延したゲート信号２６´、同図（ハ）は例
えばブロック同期パルス２７によって生成され先頭デー
タＡnをゲートするためのＡnゲートパルス３８、同図
（ニ）は図６におけるＮＯＲゲート２９の出力であると
ころの指標即ち垂直同期信号ビットＶＳである。 【００２９】以上のように上記信号２６、２７、２８及
びフリップフロップ２４、２５、ＮＯＲゲート２９によ
り、図８（ニ）に示した垂直同期信号ビットＶＳが生成
され、図４（イ）に示す如くデータビット信号１４ビッ
ト及び１ビットのエラービットＥＲと共に垂直同期信号
ビットＶＳが１ビット付加されて１語１６ビットのＲＡ
Ｍ３１に記録される。ここでＲＡＭ３１はデインターリ
ーブ、ジッタ吸収及び時間軸変換のためのものである。 【００３０】以上のようにして、最初のデータブロック
の先頭データに指標として垂直同期信号ビットＶＳが付
加されたが、次にこのビットＶＳを用いてアドレスを表
示する方法について図９により詳細に説明する。 【００３１】アドレスデータとしては、端子４０から入
力される図３（ロ）に示した制御信号ブロックＣ1のデ
ータのうちアドレスデータＡＤＤ２８ビットのみをデー
タクロック４１により２８ビットのシフトレジスタ４２
に取り込む。シフトレジスタ４２に取り込まれた２８ビ
ットのアドレスデータＡＤＤは、ラッチパルス４３によ
り２８ビットラッチ４４に取り込まれる。ここでラッチ
パルス４３としてデータ出力の前記垂直同期信号ビット
ＶＳを用いることにより、出力データに対応したアドレ
ス４５が出力できる。 【００３２】次に図１０により、個々のデータにアドレ
スを付ける方法について説明する。１０ビットカウンタ
４８をリセットパルス４６とクロックパルス４７により
動作させる。個々でリセットパルス４６として前記垂直
同期信号ビットＶＳを用い、クロックパルス４７として
図７（ホ）に示したデータ同期信号３４と同等のデータ
出力クロックパルスを用いる。従って垂直同期信号ビッ
トＶＳの到来により１０ビットカウンタ４８は常にリセ
ットされ、次にデータ出力クロックパルス４７を計数し
出力４９として出力する。そして従ってアドレスデータ
出力４５を上位数値とし、１０ビットカウンタ出力４９
を下位数値とし、両者の組合せ出力５０により個々のデ
ータのアドレス５０を表すことができる。 【００３３】 【発明の効果】従来の装置では、マスター機からスレー
ブ機へデ−タをコピーすると、テープ上で、それぞれの
デ−タの配置を一致させることができなかった。 【００３４】これに対し、本発明では、マスター機でフ
ィールド内の特定デ−タに指標を付加する手段を設けた
ことにより、デ−タとこの指標を入力するスレーブ機で
は、この指標を基準に入力デ−タにインターリーブ処理
を行い、記録することができることから、マスター機の
テープ上のデ−タ配置と同一のテープをスレーブ機で作
ることができる。 【００３５】また、この指標をもとに、音声信号のかわ
りに、情報デ−タを記録する場合、情報デ−タの区切り
を表す信号とすることができる利点を持つ。
係り、特にＰＣＭデータをコピーするに最適なＰＣＭ記
録再生装置に関する。 【０００２】 【従来の技術】日本電子機械工業会技術ファイルＳＴＣ
−００７に基づく民生用ＰＣＭエンコーダ・デコーダに
おいては、デコーダ入力信号の１フィールド（２６２．
５Ｈ）中に１個の制御信号ブロック（１Ｈ）が設けられ
ており、この制御信号ブロック（１２８ビット）中には
２８ビットで構成されるアドレス信号ワード（以下単に
アドレスデ−タという）がある。即ち１フィールド中の
デ−タに対して１個のアドレスデ−タが付けられてい
る。通常、編集、頭出し用としてはこのアドレスデ−タ
が用いられる。一方、上記１フィールド中のデ−タは、
テープ再生時における連続したワード誤りによる原信号
の復元不可あるいは雑音発生を防止するため、記録時に
ワードの配列替えを行った所謂インターリーブされたデ
−タであり、更にこれらのデ−タは一旦ＲＡＭ等の記憶
手段に記録され、再生系で本来の配列に戻す即ちデイン
タリーブされて出力される。この出力デ−タとアドレス
デ−タの出力タイミングについて図１を用いて説明す
る。図１（イ）はフィールドの配列構成図即ちデ−タ信
号であり、各フィールドＦn、Ｆn+1 … は、そのデ−タ
区間の先頭に配置された１個（１Ｈ）の制御信号ブロッ
クＣn、Ｃn+1 … と、それに続く２４５個（２４５Ｈ）
のデ−タブロックＤn、Ｄn+1 … により構成される。前
述の如く、アドレスデ−タは制御信号ブロックＣn、Ｃ
n+1 … の中に入っており、図１（ロ）に示すようにア
ドレスデ−タＡＤＤnは、抽出されると次のフィールド
Ｆn+1の制御信号ブロックＣn+1迄持続される。 【０００３】次に、１デ−タブロックは左、右チャンネ
ル各３個ずつの合計６個の標本化信号ワード、誤り訂正
ワードＰ及びＱ各１個及び誤り検出ワード（ＣＲＣ）１
個の９ワードからなり、標本化信号ワードについて言え
ば、アドレスデ−タＡＤＤnのフィールドＦnでは、前記
インターリーブにより左チャネルデ−タはＢn-238から
Ｂn+684迄、右チャネルデ−タは、Ａn-190からＡn+732
迄のデ−タが含まれている。これらのデ−タは、ＲＡＭ
等により所定の遅延を受け、例えばデ−タＡnでは、図
１（ハ）の出力デ−タに示すように所定の遅延ｄを受け
る。ここで同図（ハ）の斜線の部分は、隣り合ったフィ
ールド（フレーム）のデ−タが入ってくる部分を示す。 【０００４】以上のことを図２により更に詳しく説明す
る。 【０００５】図２（イ）に示すように、フィールドＦn
内の２４５個のデ−タブロックのうち最初のデ−タブロ
ックＤn・1の更にその先頭デ−タをＡnとすると、出力デ
−タは図２（ロ）に示すように連続しており、Ａnから
遅延ｄを受けたところにデ−タＡnが出力される。更に
上記デ−タブロックＤn・1内の他のデ−タは、図２
（ハ）に示されるようにデインターリーブによりそれぞ
れＢn-3D、Ａn+1-6D、Ｂn+1-9D、Ａn+2-12D、Ｂn+2-15D
のような位置に出力される。 【０００６】ここで遅延ｄは、一般に次のような理由に
よりそれぞれの遅延時間が与えられている。先ず、各デ
−タブロックの末尾に、標本化信号ワード、誤り訂正ワ
ードの８個のデ−タを演算して得られる誤り検出ワード
（ＣＲＣ）を付加する点に、１ブロック分の遅延回路が
設けられる。更に、デ−タ毎に異なるインターリーブ間
隔に相当する遅延が与えられる。次に、タイミングによ
り遅延が異なる時間軸変換分の遅延が与えられる。次
に、ジッタによって遅延が異なるジッタ吸収のための遅
延が与えられる。以上の総和が遅延ｄとなる。 【０００７】 【発明が解決しようとする課題】従ってこの遅延ｄは、
機器の状態及び時間によって異なり、このように遅延ｄ
が一定でないために、出力デ−タを他の機器にコピーす
る場合、再生側のマスター機で再生するテープ上のデ−
タ配置と、記録側スレーブ機で記録されたテープのテー
プ上のデ−タ配列が一致できなくなる不都合が生じる。 【０００８】本発明の目的は、上気した従来技術の欠点
をなくし、テープをコピーしても、テープ上のデ−タ配
列が一致できることを考慮したＰＣＭ記録再生装置を提
供することにある。 【０００９】 【課題を解決するための手段】本発明は、１フィールド
中の特定デ−タブロック内の特定ワードに、特別の指標
を付加する手段を設けることにより達成される。 【００１０】 【作用】再生時、１フィールド中の特定ワードに指標が
付加され、デ−タと共に出力できることから、記録側の
スレーブ機で、この指標を基準に記録デ−タのテープ上
の位置を決定することができる。 【００１１】 【実施例】以下図面に示した実施例によって本発明を詳
細に説明する。 【００１２】図３は、前記規格に基づくＰＣＭ記録再生
装置の再生入力信号波形を示している。 【００１３】図３（イ）は標準テレビジョン信号に準拠
したＰＣＭ信号の映像信号波形で、交互に繰り返される
奇数フィールドＦ1、偶数フィールドＦ2からなり、奇数
フィールドＦ1（２６２．５Ｈ）は３Ｈの等化パルスＥ
11、３Ｈの垂直同期パルスＶ1、３Ｈの等化パルス
Ｅ12、１Ｈの制御信号ブロックＣ1、２４５Ｈのデータ
ブロックＤ1及び７．５Ｈの空白期間ＢＬ1で構成され、
一方偶数フィールドＦ2（２６２．５Ｈ）は３Ｈの等化
パルスＥ21、３Ｈの垂直同期パルスＶ2、３．５Ｈの等
化パルスＥ22、１Ｈの制御信号ブロックＣ2、２４５Ｈ
のデータブロックＤ2及び７Ｈの空白期間ＢＬ2（図示
略）で構成されている。 【００１４】ここで、制御信号ブロックＣ1とその隣の
データブロックＤ1の先頭ブロックＤ11期間を拡大した
ものを図３（ロ）に示す。制御信号ブロックＣ1は１２
８ビットで構成され、頭出し信号ワードＣＳ、内容識別
信号ワードＣＩ、アドレス信号ワードＡＤＤ、コントロ
ール信号ワードＣＯ及び誤り検出ワードＣＲＣの５種の
信号より成り、アドレス信号ワードＡＤＤは２８ビット
で構成されている。一方、１個のデータブロックＤ
11は、前述の如く６個の標本化信号ワード、誤り訂正ワ
ードＰ、Ｑ各１個及び誤り検出ワードＣＲＣの９種の信
号より成る。このうち先頭から８種の信号がデータであ
る。 【００１５】この８種のうちの先頭データＡnを拡大し
たものを図３（ハ）に示す。この信号デ−タ１語は図の
如く１４ビットで構成されている。 【００１６】上述のように、再生信号中のデ−タはフィ
ールドを単位とし、奇数フィールド及び偶数フィールド
にそれぞれのタイミングで１個の制御信号ブロックと２
４５個のデ−タブロックが入っている。なお、図３
（ロ）に示したデ−タブロックＤ11において、デ−タＢ
n-3D、Ａn+1-6D等中の「Ｄ」はインターリーブ間隔を示
すもので、前期規格ではＤ＝１６ブロック（１６Ｈ）と
設定されている。従って、デ−タＡnとデータＡn+1-6D
とは９５サンプル離れている。同様にしてデ−タＡnと
データＡn+2-12Dとは１９０サンプル離れている。従っ
て１フィールド中に含まれる片チャンネルのデ−タはデ
−タＡn+2-12DからデータＡn+732迄の７３５サンプルの
デ−タが含まれている。 【００１７】ここで図３（イ）に示した再生信号が入力
され、例えばフィールドＦ1の制御信号ブロックＣ1内の
アドレス信号ＡＤＤが抽出されてから、該フィールドＦ
1のデ−タブロックＤ1のデ−タが出力される迄には、デ
インターリーブ処理及びジッタ吸収処理等のＲＡＭの入
出力による遅延を伴うことになり、更にこの遅延はタイ
ミング及びジッタ分等により異なり、このために上記ア
ドレス信号ＡＤＤとデ−タとの対応はつかなくなること
は前述した。 【００１８】本発明においては、各フィールドにおける
例えば最初のデ−タブロックの先頭デ−タに特別の指標
をつけることにより、アドレス信号と指標をつけたデ−
タとの対応付を可能とするものである。以下この指標に
ついて図４を用いて説明する。先ず各デ−タは図３
（ハ）にて説明したようにそれぞれ１４ビットで構成さ
れている。この１４ビットのデ−タに対し、該デ−タが
エラーであるか否かを示すエラービットＥＲ１ビットが
付加される。ここで、デ−タがエラーか否かは、先ず誤
り検出ワードＣＲＣの結果に基づいて付加される。これ
等に対し、更に、各フィールド内の先頭デ−タブロック
の先頭デ−タであることを示す指標ＶＳ例えば垂直同期
信号ビットが１ビット付加される。図４においては、制
御信号ブロックＣ1の後の最初のデ−タブロックＤ11が
示されており、該デ−タブロックＤ11の先頭デ−タＡn
の指標ビットＶＳに「１」がたてられている。同様にし
て次のフィールドの最初のデ−タブロックの先頭デ−タ
にも「１」が順次たてられる。従ってフィールド内の全
デ−タは、指標ビットが「１」のデ−タを基準としてア
ドレス信号との対応がつけられる。即ち指標ビットが
「１」であるデ−タからの距離（デ−タ数）により、フ
ィールド内の１４７０個のデ−タに順番付けができるこ
とになる。 【００１９】次に本発明を具体的な一実施例により更に
詳細に説明する。 【００２０】前記規格に基づくＰＣＭ記録再生装置の再
生部の基本的な構成例を図５に示す。図において、再生
部入力信号（映像信号）端子１からの入力信号は、デー
タ抽出回路２及び同期信号抽出回路３にそれぞれ供給さ
れ、データ抽出回路２によりデータ４が、また同期信号
抽出回路３により同期信号１０が抽出される。データ４
は１Ｈ遅延回路５に入力されると共に、ＣＲＣチェック
回路７に入力されここでエラーチェックが行われる。１
Ｈ遅延回路５の出力６とＣＲＣチェック回路７の出力の
エラービットデータ９は、ＲＡＭ２０の所定のアドレス
に記録される。一方同期信号１０は制御信号生成回路１
１に入力される。制御信号生成回路１１では、１Ｈ遅延
回路５の制御信号、ＣＲＣチェック回路７の制御信号、
データブロック同期信号１２、データ同期信号１３及び
制御信号ブロックゲート信号８を生成する。 【００２１】ＲＡＭアドレスコントロール回路１６は、
読み出しクロック生成回路１４で生成される読み出しク
ロック１５と前述の信号８、１２、１３とにより、上位
アドレスデータ１７と下位アドレスデータ１８とによっ
て構成されるアドレスデータ１９を生成する。 【００２２】ＲＡＭ２０の出力は訂正回路２１に入力さ
れ、所定のチェック、訂正処理を行って右チャンネル出
力２２と左チャンネル出力２３を生成する。これらの両
出力信号はディジタル・アナログ変換器（図示せず）に
よりアナログ信号に変換されて出力される。 【００２３】以上の基本構成回路により生成されるデー
タ同期信号１３、制御ブロックゲート信号８及び下位ア
ドレスデータ１８とにより所定のデータブロックの所定
のデータを抽出することができる。 【００２４】例えば最初のデータブロックの先頭データ
をＲＡＭ２０に記録する際に、同データのアドレスの指
標ビットＶＳを「１」とし他のデータは「０」として記
録する。この様にすることにより、ＲＡＭ２０からデー
タを読みだし上記指標ビットＶＳを観測すれば、最初の
データブロックの先頭データを確認・抽出することがで
きる。 【００２５】次に、フィールド内の最初のデータブロッ
クの先頭データを抽出する方法を、具体的な一実施例に
より説明する。図６に一実施例の回路構成図を、図７に
制御信号波形図を、また図８に生成信号波形図を示す。 【００２６】図６において２４及び２５はＤ型フリップ
フロップ、２６は制御信号ブロックゲート信号、２７は
ブロック同期パルス、２８はワードアドレスパルス、２
９はＮＯＲゲート、３０はデータビット、３１はＲＡ
Ｍ，３２は出力データビット、３３はＲＡＭアドレスデ
ータである。 【００２７】図７は上記規格に基づくＰＣＭ記録再生装
置において一般的に生成され得る信号を示し、同図
（イ）は図２（イ）あるいは図３（ロ）に示したものと
同等な入力信号である。この入力信号の制御信号ブロッ
クＣ1及びデータブロックＤ11、Ｄ12 …に対し、同図
（ロ）に示すようなタイミングのブロック同期パルス２
７と、同図（ハ）に示すように制御信号ブロックゲート
信号２６がある。また同図（ニ）は図３（ロ）に示した
データブロックＤ11と同等のものであるが、このデータ
ブロックＤ11に対し同図（ホ）に示すようなタイミング
のデータ同期信号３４と該同期信号３４を計数する３ビ
ットカウンタ出力パルス３５、３６、３７（２0、２1、
２2）がある。 【００２８】次に図８の生成信号波形図を説明すると、
同図（イ）は図３（ロ）のものと同等の入力信号、同図
（ロ）は図７（ハ）に示す制御信号ブロックゲート信号
２６を１Ｈ遅延したゲート信号２６´、同図（ハ）は例
えばブロック同期パルス２７によって生成され先頭デー
タＡnをゲートするためのＡnゲートパルス３８、同図
（ニ）は図６におけるＮＯＲゲート２９の出力であると
ころの指標即ち垂直同期信号ビットＶＳである。 【００２９】以上のように上記信号２６、２７、２８及
びフリップフロップ２４、２５、ＮＯＲゲート２９によ
り、図８（ニ）に示した垂直同期信号ビットＶＳが生成
され、図４（イ）に示す如くデータビット信号１４ビッ
ト及び１ビットのエラービットＥＲと共に垂直同期信号
ビットＶＳが１ビット付加されて１語１６ビットのＲＡ
Ｍ３１に記録される。ここでＲＡＭ３１はデインターリ
ーブ、ジッタ吸収及び時間軸変換のためのものである。 【００３０】以上のようにして、最初のデータブロック
の先頭データに指標として垂直同期信号ビットＶＳが付
加されたが、次にこのビットＶＳを用いてアドレスを表
示する方法について図９により詳細に説明する。 【００３１】アドレスデータとしては、端子４０から入
力される図３（ロ）に示した制御信号ブロックＣ1のデ
ータのうちアドレスデータＡＤＤ２８ビットのみをデー
タクロック４１により２８ビットのシフトレジスタ４２
に取り込む。シフトレジスタ４２に取り込まれた２８ビ
ットのアドレスデータＡＤＤは、ラッチパルス４３によ
り２８ビットラッチ４４に取り込まれる。ここでラッチ
パルス４３としてデータ出力の前記垂直同期信号ビット
ＶＳを用いることにより、出力データに対応したアドレ
ス４５が出力できる。 【００３２】次に図１０により、個々のデータにアドレ
スを付ける方法について説明する。１０ビットカウンタ
４８をリセットパルス４６とクロックパルス４７により
動作させる。個々でリセットパルス４６として前記垂直
同期信号ビットＶＳを用い、クロックパルス４７として
図７（ホ）に示したデータ同期信号３４と同等のデータ
出力クロックパルスを用いる。従って垂直同期信号ビッ
トＶＳの到来により１０ビットカウンタ４８は常にリセ
ットされ、次にデータ出力クロックパルス４７を計数し
出力４９として出力する。そして従ってアドレスデータ
出力４５を上位数値とし、１０ビットカウンタ出力４９
を下位数値とし、両者の組合せ出力５０により個々のデ
ータのアドレス５０を表すことができる。 【００３３】 【発明の効果】従来の装置では、マスター機からスレー
ブ機へデ−タをコピーすると、テープ上で、それぞれの
デ−タの配置を一致させることができなかった。 【００３４】これに対し、本発明では、マスター機でフ
ィールド内の特定デ−タに指標を付加する手段を設けた
ことにより、デ−タとこの指標を入力するスレーブ機で
は、この指標を基準に入力デ−タにインターリーブ処理
を行い、記録することができることから、マスター機の
テープ上のデ−タ配置と同一のテープをスレーブ機で作
ることができる。 【００３５】また、この指標をもとに、音声信号のかわ
りに、情報デ−タを記録する場合、情報デ−タの区切り
を表す信号とすることができる利点を持つ。
【図面の簡単な説明】
【図１】再生系入力データとデータ出力のタイミングを
表すデータ構成図である。 【図２】再生系入力データとデータ出力のタイミングを
表すデータ構成図である。 【図３】再生系入力信号の信号構成図である。 【図４】本発明を適用した場合のデータの一実施例ビッ
トパターン構成図である。 【図５】ＰＣＭ記録再生装置の再生部の一例ブロック図
である。 【図６】本発明の具体的な一実施例の回路図である。 【図７】本発明の動作説明用の制御信号及び生成信号の
波形図である。 【図８】本発明の動作説明用の制御信号及び生成信号の
波形図である。 【図９】本発明によるデータ表示回路の具体的な一実施
例の回路図である。 【図１０】本発明によるデータ表示回路の他の具体的な
一実施例の回路図である。 【符号の説明】 Ｃ1 …制御信号ブロック ＡＤＤ …アドレス信号ワード Ｄ11 …データブロック Ａn …先頭データ ＶＳ …指標（垂直同期信号ビット） ２４，２５…Ｄ型フリップフロップ ２６ …制御信号ブロックゲート信号 ２７ …ブロック同期パルス ２８ …ワードアドレスパルス ２９ …ＮＯＲゲート ３１ …ＲＡＭ ４２ …シフトレジスタ ４４ …２８ビットラッチ ４５ …アドレス出力 ４８ …１０ビットカウンタ ４９ …計数出力 ５０ …アドレス出力
表すデータ構成図である。 【図２】再生系入力データとデータ出力のタイミングを
表すデータ構成図である。 【図３】再生系入力信号の信号構成図である。 【図４】本発明を適用した場合のデータの一実施例ビッ
トパターン構成図である。 【図５】ＰＣＭ記録再生装置の再生部の一例ブロック図
である。 【図６】本発明の具体的な一実施例の回路図である。 【図７】本発明の動作説明用の制御信号及び生成信号の
波形図である。 【図８】本発明の動作説明用の制御信号及び生成信号の
波形図である。 【図９】本発明によるデータ表示回路の具体的な一実施
例の回路図である。 【図１０】本発明によるデータ表示回路の他の具体的な
一実施例の回路図である。 【符号の説明】 Ｃ1 …制御信号ブロック ＡＤＤ …アドレス信号ワード Ｄ11 …データブロック Ａn …先頭データ ＶＳ …指標（垂直同期信号ビット） ２４，２５…Ｄ型フリップフロップ ２６ …制御信号ブロックゲート信号 ２７ …ブロック同期パルス ２８ …ワードアドレスパルス ２９ …ＮＯＲゲート ３１ …ＲＡＭ ４２ …シフトレジスタ ４４ …２８ビットラッチ ４５ …アドレス出力 ４８ …１０ビットカウンタ ４９ …計数出力 ５０ …アドレス出力
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 日比野 千俊
神奈川県横浜市神奈川区守屋町３丁目12
番地日本ビクター株式会社内
(72)発明者 小張 晴邦
神奈川県横浜市神奈川区守屋町３丁目12
番地日本ビクター株式会社内
Claims (1)
- (57)【特許請求の範囲】 １．フィールド毎に情報データが複数個のデータブロッ
ク構成で記録再生するＰＣＭ記録再生装置において、 再生信号の一フィールド内の情報データの特定の位置の
データに、他のフィールド内の情報データと識別する識
別手段を設け、 前記情報データを再生出力するときに、前記情報データ
が前記特定データであることを前記識別手段により識別
し指標を付加し出力することを特徴とするＰＣＭ記録再
生装置。 ２．前記一フィールド内の情報データの特定の位置のデ
ータは、前記一フィールド内の最初のデータブロックの
先頭となしたことを特徴とする特許請求の範囲第１項記
載のＰＣＭ記録再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106594A JP2503151B2 (ja) | 1992-04-24 | 1992-04-24 | Ｐｃｍ記録再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106594A JP2503151B2 (ja) | 1992-04-24 | 1992-04-24 | Ｐｃｍ記録再生装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13286780A Division JPS5758274A (en) | 1980-09-26 | 1980-09-26 | Data flag circuit for editing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06195872A JPH06195872A (ja) | 1994-07-15 |
| JP2503151B2 true JP2503151B2 (ja) | 1996-06-05 |
Family
ID=14437498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4106594A Expired - Lifetime JP2503151B2 (ja) | 1992-04-24 | 1992-04-24 | Ｐｃｍ記録再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2503151B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573278A (en) * | 1980-06-09 | 1982-01-08 | Sony Corp | Recording system for pcm signal |
-
1992
- 1992-04-24 JP JP4106594A patent/JP2503151B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573278A (en) * | 1980-06-09 | 1982-01-08 | Sony Corp | Recording system for pcm signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06195872A (ja) | 1994-07-15 |
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